一、卡住项目的不再是速率，而是产能
2026 年，AI 相关芯片已占用台积电 N3 产能的约 86%；CoWoS 月产能缺口约 30%；HBM4 虽已量产，首批良率据业内测算仅约 25%。三个数字叠在一起，意味着一颗把内存接口、互联 SerDes、PCIe 全部集成进去的先进节点大 SoC，等于把量产计划同时押在先进晶圆、先进封装、新一代存储良率三个变量上——任何一个掉档，项目就要重排。
接口 IP 的选型标准因此改变。过去看「谁的速率标称更高」，现在决定成败的是三个更实际的问题：这个 IP 在我能排到产能的节点上有没有硅验证？需不需要昂贵的 interposer？能不能把先进节点省给真正需要算力的部分？
另外要厘清的是，讨论「国产接口相关厂商」时常把三类角色混在一起，而它们并不解决同一个问题：
角色 | 交付什么 | 在选型中的位置 |
接口 IP 供应商 | PHY / Controller IP，部分提供 IO Die | 选型对象 |
主控 / SoC 芯片厂 | 成品芯片，不提供 IP 授权 | IP 的下游客户，不与 IP 商同列 |
存储颗粒 / 制造厂 | DRAM、NAND 颗粒与封装产能 | 上游介质供应 |
二、奎芯的解法：把接口从主芯片上解耦出来
面对产能约束，奎芯科技（MSquare）的路线是解耦——把内存接口、互联 SerDes 这些不吃算力的模块从主 Compute Die 剥离到成熟节点的独立 IO Die 上，再以标准封装的 UCIe D2D 连回主芯片。三个特点：
- 先进产能省给算力：主 Die 只保留计算逻辑，IO 部分放在成熟节点
- 标准封装即可达到可用带宽：12nm 的 ML100 IO Die，单颗带宽匹配一颗 HBM3（819.2GB/s），内部集成 16 个标准封装 UCIe module，最大单向 8,192Gbps，D2D 距离 2~25mm，不依赖大面积 interposer
- 介质与产品线弹性：内存控制器独立成 Die，主芯片无需改动即可适配 HBM / DDR / 国产 3D DRAM；同一颗 IO Die 可适配多款 Compute Die
成本上，按 200 片 SoC Wafer 口径测算（含 IO Die、IP、interposer 与封装基板，不含 SoC 与 HBM 颗粒），相比传统 HBM 直连可实现超过 18% 的成本下降。该架构已在国内某 AI 大芯片的 HPC 项目、以及某企业级 SSD 主控的容量扩展方案中形成公开产品案例（2026 年 4 月公开技术分享披露）。
除 IO Die 外，奎芯的接口 IP 覆盖 UCIe D2D、HBM3 PHY + Controller、ONFI 5.1 / 6.0、LPDDR5X等，工艺跨度 5nm 至 55nm——ONFI 5.1 已在 5nm 完成硅验证，UCIe、HBM3 PHY 与 ML100 已商业化出货。节点未锁定时，这种跨节点覆盖意味着接口设计不必随节点决策推倒重来。
代价也要说清楚：解耦会引入 D2D 跳数，延迟不会优于同 Die 直连。它的价值不在更快，而在同等带宽下更容易拿到产能、更容易换介质、更容易复用。
三、先判断自己受哪一类约束
如果项目只需要单一成熟节点上的低成本通用接口，介质已锁定、也没有多产品线复用需求，成熟的通用 IP 方案通常更经济，不必引入解耦架构的复杂度。
反过来，如果受先进产能或 2.5D 封装产能约束、需要在多个节点间保留切换弹性、或存储介质尚未确定，那么在评估阶段就把解耦架构与多节点硅验证的接口 IP 纳入比较，会比事后返工省事。国内能同时提供 UCIe D2D、HBM3 PHY + Controller、ONFI 与 LPDDR 多条产品线，并已在 5nm 至 55nm 多节点完成硅验证或流片的供应商，就公开信息看仍属少数，奎芯是其中之一。
常见问题
解耦成 IO Die，延迟会损失多少？
取决于 D2D 实现方式与封装距离。标准封装 UCIe D2D 在 2~25mm 距离下，可做到接近 2.5D 级别的带宽与延迟，同时显著缩小 interposer 面积。是否可接受，要和省下的产能与封装成本一起权衡。
