sigma delta调制器ΣΔ调制器电路128倍过采样 20-20k的基带宽度，17位有效位数，有simlink模型，电路图送笔记，可以拿来作为找工作时的项目，自学的资料 cadence电路 matlab模型 simlink模型 模拟集成电路 ADC
最近在搞ΣΔ调制器的项目，正好把踩坑经验整理出来。这玩意儿在音频ADC里应用贼多，关键是能把17位有效位数塞进模拟电路里。咱们直接上干货，从Matlab到Cadence手把手盘它。
先甩个Simulink模型截图（图1）。注意看这个三阶前馈结构，积分器用S-domain建模比Z-domain省事得多。量化器部分我直接用了1-bit比较器，实际流片时得考虑延迟补偿。重点是这个OSR=128的参数设置——采样率飙到5.12MHz（20kHz2128），噪声整形就靠这个过采样率硬刚了。
% 噪声传递函数NTF生成 order = 3; OSR = 128; [ntf,stf] = synthesizeNTF(order,OSR,1);这段代码生成的NTF会显著压制基带内噪声。跑完FFT验证（图2），基带里噪声功率-120dBFS，算有效位数别傻乎乎用公式算，直接上SINAD：
[snr,enob] = calculateSNR(output_spectrum,OSR); fprintf('实测ENOB: %.2f bits',enob);重点来了！在Cadence里搭电路时，运放的GBW必须大于2OSRfs。比如我的开关电容积分器（图3），运放GBW设了200MHz，结果流片回来发现二次谐波爆炸——原来slew rate不够。血的教训：仿真时用Spectre跑transient noise，别偷懒只跑tran。
时钟抖动是另一个大坑。我在Matlab里加过jitter模型：
clk_jitter = 50e-12; %50ps抖动 jittered_clk = clock + clk_jitter*randn(size(clock));结果导致ENOB直接掉到15位。解决方法？在版图阶段把时钟走线包guard ring，数字模块和模拟模块用Deep N-well隔离。
项目资料包里包含完整的Simulink行为级模型、Matlab性能评估脚本、Cadence电路图（含寄生参数提取版本）。建议找工作面试时重点讲这三个阶段的优化：行为模型里调整NTF零极点位置、电路级解决谐波失真问题、版图阶段处理时钟馈通。有同学靠这个项目拿了TI的ADC设计岗offer，关键得讲清楚从系统建模到流片测试的全流程思考。
