模拟ic设计，smic0.18um的锁相环电路，较简单的结构，适合入门学习，可以直接仿真，输出结果较为理想，锁定频率在400M附近，内置环形的VCO。 相对简单的电路，入门学习用。
刚接触模拟电路设计那会儿，锁相环总给我一种神秘感——直到在SMIC 0.18um工艺下亲手搭了个基础版。这次要说的这个PLL结构就像乐高积木，五个核心模块拼起来就能转，特别适合新人理解环路工作原理。最关键的是它能在普通仿真器里直接跑，看着VCO从乱跳到锁定特别有成就感。
先看环形VCO这个灵魂部件。我用了7级电流饥饿型反相器串联，比传统结构节省面积。控制电压Vctrl通过MOS管调节每级充放电电流，实测每级延迟变化范围在15ps到80ps之间。这里有个小技巧：在版图布局时把控制电压走线做成蛇形，能有效降低电源噪声干扰。
* 环形VCO核心单元 .subckt inv_chain vctrl vdd gnd out x1 out n1 vdd gnd inv W=0.5u L=0.18u x2 n1 n2 vdd gnd inv W=0.5u L=0.18u ... x7 n6 out vdd gnd inv W=0.5u L=0.18u .ends * 电流饥饿型反相器 .subckt inv in out vdd gnd Mn out in gnd gnd nmos W=2u L=0.18u Mp out in vdd vdd pmos W=4u L=0.18u Mtail n1 vctrl gnd gnd nmos W=3u L=0.5u R1 vdd n1 2k .ends电荷泵部分用了最小尺寸开关管，泵电流设在20uA左右。这里有个坑：SMIC工艺的PMOS迁移率比NMOS低，所以P型电流源要比N型宽1.5倍才能保证充放电对称。环路滤波器用了个简单的RC网络，100kΩ电阻并联500pF电容，实测这个参数下锁定时间大概在5us左右。
分频器是经典的÷32结构，用5级D触发器级联实现。注意第一级触发器要单独做时钟缓冲，否则高频下容易丢脉冲。当VCO跑到400MHz时，分频后的12.5MHz信号和参考时钟比对，相位误差能压在±2ns以内。
仿真时先在VCO控制端加0.6V直流，看自由振荡频率是否在350-450MHz之间。然后给PLL上电，观察锁定过程：最初鉴相器输出会有剧烈跳变，大约3us后电荷泵电流趋于稳定，这时候用calculator测VCO输出周期，会发现标准差从几百ps降到个位数。
调试中发现个有趣现象：当环境温度从25℃升到85℃时，锁定频率会漂移约0.3%。解决办法是在VCO尾电流源加个正温度系数的电阻，把温漂补偿到0.05%以内。这种实战经验可比教科书上的公式管用多了。
整个设计用到的MOS管不超过50个，版图面积控制在150um×80um。虽然性能比不上高阶PLL，但作为入门练手项目，能亲眼看到杂乱噪声变成稳定时钟的过程，这种体验绝对值回票价。下次打算在电荷泵里加个自适应偏置，看能不能把锁定时间压到2us以内。
