探索适用于缩放技术的高带宽流水线缓存架构
1. 引言
微处理器性能的显著提升对内存系统提出了更高要求。计算机架构师们正在探索线程级并行性，以利用CMOS技术的持续改进来提高性能。同时多线程（Simultaneous Multithreading，SMT）技术通过在宽发射处理器中重叠多个线程来提高系统吞吐量，这对缓存层次结构，特别是一级缓存（L1）的带宽提出了巨大需求。然而，L1缓存的数据供应速率限制了SMT的性能。
构建高带宽缓存的一种方法是减少缓存访问时间，这取决于缓存大小和组相联度。但减小缓存大小或降低组相联度会增加缓存缺失率，导致CPU等待从主存获取数据的时间增加。因此，需要设计一种大容量且高带宽的L1缓存。
目前，随着技术的发展，时钟速度每一代都会翻倍，而大缓存的位线延迟与时钟周期时间相比，无法很好地按比例缩放。这使得缓存访问延迟超过一个时钟周期，降低了缓存带宽，影响处理器性能。为了提高带宽，流水线技术是一种可行的方法，但缓存流水线存在困难，因为位线数据的电压水平较低，难以锁存数据。我们将探索通过银行化（banking）技术使缓存流水线化成为可能。
2. 缓存的银行化
缓存访问时间可分为四个部分：
- 解码延迟（Decoding Delay，DD）
- 字线延迟（Word-line Delay，WD）
- 位线到灵敏放大器延迟（Bit-line to Sense Amplifier Delay，BSD）
- 多路复用器到数据输出延迟（Mux to Data Out Delay，MDD）
基于银行化技术，可以定义两个参数：Ndwl和Ndbl。Ndwl表示数组被垂直切割的次数，会产生更
