多层PCB阻抗控制本质是电磁场路径管理

1. 项目概述：为什么多层PCB的阻抗控制不是“调个参数就完事”的事

“多层PCB阻抗控制与布线核心经验”——这标题里没一个生僻词，但真正在量产板子上跑通高速信号的人，看到它第一反应不是点头，而是下意识摸摸自己后颈那块常年发紧的肌肉。我干PCB Layout十年，从AD画4层电源板起步，到后来在通信设备厂用Allegro做16层背板，经手过DDR4 3200MT/s、PCIe Gen4、25G SFP28这些真正吃阻抗的活儿，踩过的坑足够填平一个嘉立创打样订单。很多人把阻抗控制理解成“在叠层工具里输个50Ω，软件算出线宽，照着画就行”，结果样板回来一测，单端信号眼图张不开，差分对抖动超标20%，EMI测试卡在300MHz峰点过不去。问题出在哪？不是软件不准，是人没把“阻抗”当成一个系统级物理现象来对待——它由板材介电常数（Dk）、介质厚度、铜厚、绿油覆盖、参考平面连续性、甚至过孔残桩长度共同决定；而布线也不是画线，是给电磁波修一条不反射、不串扰、不辐射的高速公路。你手里的Gerber文件转成PCB板，工厂按图施工，但图里没标清楚“这个差分对下方第3层必须是完整地平面，不能有分割槽”，或者“此处走线必须避开BGA焊盘下方的散热过孔阵列”，那再准的阻抗计算也只是纸上谈兵。所以这篇经验，不讲公式推导（那些网上一搜一大把），只讲我在产线、实验室、客户现场反复验证过的硬核逻辑：阻抗控制的本质是控制电磁场的分布路径，而布线的核心任务，是让这个路径在物理实现中不被意外截断或扭曲。适合谁看？刚从AD跳到Allegro做高速板的新手，能避开我当年花三个月才搞懂的底层陷阱；做了几年Layout但总被硬件工程师指着SI仿真报告说“这里不达标”的老手，能拿到可直接落地的检查清单；还有负责对接PCB厂的硬件主管，能看清哪些参数必须写进叠层图纸、哪些要求得白纸黑字钉死在工艺说明里。下面所有内容，都来自我亲手贴片调试过的27块量产板，没有理论空谈。

2. 多层PCB阻抗控制的底层逻辑与设计闭环

2.1 阻抗不是“线宽的函数”，而是“场结构的函数”

新手最容易掉进的第一个坑，就是把阻抗计算工具当万能钥匙。打开Allegro的Stackup Editor，输入FR-4 Dk=4.2，介质厚3.5mil，铜厚1oz，点计算，出来单端线宽6.2mil——然后就开画。结果板子回来，TDR实测显示同一网络在不同位置阻抗波动达±8Ω。为什么？因为你忽略了一个关键事实：PCB上的特性阻抗，本质是信号线与其最近参考平面之间形成的电容（C）与单位长度电感（L）的几何函数，即Z₀=√(L/C)。而这个C和L，被四个物理维度牢牢锁死：

• 垂直维度（Z轴）：介质厚度（H）和铜厚（T）直接决定C。H减小10%，C增大约12%（近似反比），Z₀下降约6%；铜厚从1oz增到2oz，边缘电容效应增强，Z₀微降约1~2%。
• 水平维度（X/Y轴）：线宽（W）和线距（S，对差分对）主导C的横向分布。W增10%，C增约8%，Z₀降约4%；但S减小，差分阻抗Z_diff会显著升高（因耦合电容增大）。
• 第三维度（材料维度）：板材Dk不是固定值。标准FR-4在1GHz时Dk≈4.2，但在10GHz高频段，Dk可能升至4.5以上（色散效应）；更致命的是，不同厂商同型号板材Dk公差可达±0.3，这意味着仅Dk波动就足以造成Z₀偏差±3.5Ω。我曾遇到一家厂用A厂板材，另一家厂用B厂板材，叠层完全一样，实测阻抗却差5Ω。
• 第四维度（结构维度）：绿油（Solder Mask）覆盖与否。裸铜线（No Solder Mask）与绿油覆盖线（Solder Mask Covered），因绿油Dk≈3.2，会额外增加电容，使Z₀降低约2~3Ω。很多设计默认“全板盖油”，但计算时用裸铜模型，误差就此产生。

提示：Allegro的Stackup Editor里，务必勾选“Solder Mask Effect”并输入实际绿油厚度（通常0.8~1.2mil）和Dk值。嘉立创等快板厂提供的叠层表若未注明绿油参数，必须主动索要，不能默认。

2.2 构建“设计-制造-验证”闭环：三步缺一不可

阻抗控制失效，90%源于设计与制造脱节。我见过太多案例：Layout工程师在Allegro里设好50Ω，生成Gerber交给板厂，板厂按常规FR-4流程生产，结果阻抗超差。问题不在板厂，而在设计端没完成闭环。这个闭环必须包含三个硬性动作：

第一步：设计端定义“可控变量”与“不可控变量”

• 可控变量（Design Control）：线宽W、线距S、参考平面类型（GND/VCC）、叠层顺序、绿油覆盖。这些必须在叠层图纸（Stackup Drawing）中明确标注公差，例如：“TOP层单端线宽=6.2±0.3mil，介质厚度=3.5±0.2mil”。
• 不可控变量（Process Variation）：板材Dk公差、蚀刻侧蚀量（Etch Back）、压合厚度波动。这些不能靠设计消除，只能靠制造补偿。例如，蚀刻侧蚀会使实际线宽比设计值窄0.3~0.5mil，若设计不预留余量，Z₀必然偏高。

第二步：制造端执行“工艺补偿”
板厂不是复印机，是精密加工厂。合格的板厂会在生产前做“阻抗试切片”（Impedance Coupon）：在PCB板边制作与主信号线相同叠层、相同线宽的测试条，压合后用TDR实测，根据结果反向调整蚀刻参数或介质厚度。但前提是——你得在Gerber里附上这个Coupon的Gerber文件，并在加工说明（Fabrication Notes）里写明：“必须提供阻抗测试报告，Coupon位置见附图，允许Z₀偏差±10%”。我合作过的靠谱板厂，如深南电路、沪士电子，都会主动做这一步；而部分快板厂若你不说，他们就省了。

第三步：验证端用“实物数据”校准模型
首版打样回来，别急着贴片。用TDR（如Keysight 86100D）实测Coupon和关键信号线。记录实测Z₀与设计值的偏差ΔZ。若ΔZ=+3Ω，则下次设计需将目标Z₀下调3Ω（例如原定50Ω，新设计设为47Ω），并更新叠层模型中的Dk值（通过反推计算）。我维护着一个内部数据库，记录了12家常用板厂在不同叠层下的平均ΔZ，新项目启动时直接调用，首版成功率从65%提升到92%。

注意：TDR测试必须用校准过的探头，且测试点要选在远离过孔、拐角的直线上。曾有同事在BGA扇出区测，结果受焊盘电容影响，读数虚低8Ω，误判整板不合格，白白重投。

2.3 差分对阻抗的“双刃剑”：耦合度控制才是灵魂

差分阻抗（Z_diff）常被简化为“两根50Ω单端线凑一起”，这是最大误区。Z_diff= 2×Z_odd（奇模阻抗），而Z_odd取决于线宽W、线距S、介质厚度H及耦合强度。关键矛盾在于：

• S太小：强耦合→ Z_diff升高，但抗共模噪声能力下降，且布线空间紧张，易受邻近信号串扰；
• S太大：弱耦合→ Z_diff接近2×Z_single，但差分对内延时差（Skew）增大，眼图闭合。

行业通用黄金法则：S/W ≈ 2~3（线距为线宽的2到3倍）。例如100Ω差分对，单端Z₀≈50Ω，计算得W=5.8mil，则S取12~17mil。但此法则有前提：参考平面必须完整。若差分对下方参考平面被分割（如数字地与模拟地分割线穿过），耦合电场被迫绕行，Z_diff瞬间失稳。我在一款ARM+FPGA主板上吃过亏：USB3.0差分对跨分割平面，实测Z_diff从90Ω跳变到115Ω，眼图底部严重抬升。解决方案不是加宽线距，而是在分割处铺设“桥接地铜皮”（Bridge Copper），宽度≥3×线距，强制提供低阻抗返回路径。这个细节，90%的初学者根本想不到。

3. 高速布线的实战心法：从“画线”到“控场”

3.1 布线前的“三不原则”：不跨分割、不绕远、不突变

布线不是艺术创作，是物理约束下的工程解题。我给自己定下铁律：任何高速信号走线，必须同时满足“三不”。违反任一，99%概率出问题。

• 不跨分割（No Split Crossing）：这是回流路径的生死线。信号电流在参考平面形成镜像电流，其路径必须最短。若信号线跨过数字地/模拟地分割缝，镜像电流被迫绕行，路径拉长→电感增大→高频阻抗飙升→EMI辐射激增。实测数据：跨10mm分割缝，300MHz以上辐射峰值抬高12dB。解决方案只有两个：① 重新规划分区，让高速信号全程走在同一参考平面内；② 若无法避免（如ADC采样线必须连模拟前端），则在分割缝正下方铺设“桥接铜皮”，并用多个过孔（≥3个，间距≤λ/10）连接两侧地平面，形成低感通路。注意：桥接铜皮不能是细线，必须是≥2mm宽的实心铜带。

• 不绕远（No Unnecessary Length）：长度直接决定延时和损耗。以DDR4为例，CK与DQ组内延时差要求≤50ps。FR-4板上信号传播速度≈6in/ns（15cm/ns），即1mil长度≈0.67ps延时。因此，CK与DQ长度差必须控制在75mil以内！新手常为“美观”把线绕成弹簧状，结果长度超差，时序无法收敛。我的做法：在Allegro中启用“Length Tuning”功能，设定目标长度（如DQ组统一为2800mil），软件自动添加蛇形线，但蛇形线本身会引入额外电容和辐射，故必须遵守“蛇形线间距≥3W，长度≤10mm”原则。

• 不突变（No Impedance Discontinuity）：任何几何突变都是阻抗断点。典型场景包括：

  • 过孔：钻孔导致参考平面缺失，Z₀骤降。解决：用“背钻”（Back Drilling）去除无用的过孔残桩，或选用“激光微孔”替代机械孔；
  • 拐角：90°直角等效于小电容，引起反射。解决：一律用45°折线或圆弧拐角（Radius≥2W）；
  • 焊盘：BGA焊盘直径常达20mil，远大于走线宽（6mil），形成“电容突起”。解决：在焊盘内挖空（Anti-pad），扩大参考平面开窗，或采用“泪滴”（Tear Drop）过渡。

实操心得：在Allegro中，用“Display > Show Ratsnest”实时查看网络飞线，若某网络飞线呈红色粗线，说明存在未布通或长度超限，必须优先处理。别等全部画完再检查，返工成本翻倍。

3.2 差分布线的“五步精控法”：从起点到终点的全程护航

Allegro中差分布线（Diff Pair Routing）功能强大，但默认设置极易翻车。我总结出一套“五步精控法”，确保每一对差分线都精准可控：

第一步：定义Pair Class，锁定关键参数
在Setup > Constraints > Electrical > Differential Pair中，新建Class（如“PCIe_Gen4”），严格设定：

• Target Z_diff= 85Ω（非100Ω！Gen4规范要求85Ω±10%）；
• Phase Tolerance = ±5ps（相位容差，比长度容差更本质）；
• Max Skew = 5mil（长度差换算，但软件内部按相位优化）；
• Min Line Spacing = 15mil（强制S≥15mil，防耦合过强）。

第二步：布线前“预演”回流路径
选中差分对网络，在Display > Color/Visibility中关闭所有层，仅开启当前信号层和其参考层（如TOP层+GND1层）。观察走线全程，确认参考层无分割、无大面积挖空。若有，立即修改叠层或铺铜。

第三步：手动控制关键节点
Allegro自动布线易在BGA扇出区乱绕。我的做法：

• 先手动布出BGA焊盘到第一个过孔的“黄金200mil”（此段最敏感）；
• 过孔后，用“Route > Connect”功能，指定参考层为完整GND；
• 遇到拐角，按Ctrl+Shift+R调出“Smooth Corner”工具，设Radius=12mil（2×6mil线宽）。

第四步：动态长度匹配
启用“Route > Tune > Phase Tune”，软件实时计算相位差。重点看“Phase Error”栏，绿色为OK，红色为超差。若超差，不要盲目加蛇形线，先检查：① 是否有未关闭的其他网络干扰（如电源平面噪声）；② 参考平面是否连续。往往修复平面问题，相位差自动归零。

第五步：DRC终极校验
运行Manufacturing > Check Manufacturing，重点检查：

• “Differential Pair Spacing”：确保S全程≥设定值；
• “Same Net Spacing”：防同网络线间短路；
• “Via to Trace”：过孔与线距≥8mil（防蚀刻短路）。

注意：Allegro的“Report > Cross Section”可生成叠层剖面图，务必导出PDF发给板厂，图中标注每层铜厚、介质厚、Dk值，这是阻抗控制的法律依据。

3.3 电源与地的“隐形布线”：让噪声无处可逃

高速系统里，电源和地不是背景板，是信号的“另一半”。我见过太多案例：信号线阻抗完美，但电源噪声大，导致眼图抖动。根源在电源分配网络（PDN）设计。

• 地平面：必须完整，拒绝“瑞士奶酪”
  地平面开孔（如散热过孔阵列）是大忌。一个1mm直径过孔，等效电感≈0.5nH，在100MHz时感抗达314Ω，彻底切断回流路径。解决方案：

  • 散热区用地平面挖空，但保留≥0.5mm宽的“地桥”连接两侧；
  • 必须打过孔时，采用“蜂窝式”密排（孔距≤2mm），降低整体感抗。

• 电源平面：分压不分割
  多电源（如1.2V Core, 3.3V IO）不能简单用分割线隔开。正确做法：用“独立铜皮+去耦电容”方案。例如，1.2V区域铺满铜皮，边缘用0.1μF/1μF电容阵列（每1cm²至少1颗）连接到主GND平面。这样既隔离噪声，又保持低阻抗。

• 关键器件的“本地化PDN”
  FPGA、CPU等大电流芯片，必须在其正下方PCB层设置“局部电源/地平面”，面积≥芯片封装面积的1.5倍，并用≥12个过孔（直径10mil）连接主平面。我曾因少打2个过孔，导致FPGA供电纹波超标，重启失败。

4. Allegro与AD环境下的高频避坑指南

4.1 Allegro专属雷区：那些文档里不会写的真相

Allegro是工业级工具，但默认设置埋着无数坑。以下是我在Cadence认证培训师指导下，结合产线故障反推的独家避坑清单：

• “Route Keepout”区域为何能布线？真相是“优先级覆盖”
  你设置了Keepout区，但Route仍能画进去？不是Bug，是Allegro的约束优先级机制：

  1. Design Constraint（全局规则）优先级最高；
  2. Shape-based Constraint（如Keepout）次之；
  3. Net-specific Constraint（单网络规则）最低。
     所以，若某网络在Constraints中设定了“Max Width=8mil”，而Keepout区允许最小线宽为6mil，那么该网络就能布入。解决方法：在Setup > Constraints > Physical中，将Keepout的“Constraint Mode”设为“Hard”，并确保其“Priority”数值高于其他约束（数值越大优先级越高）。

• 差分布线“自动换层”为何失效？因为参考平面未定义
  Allegro换层时，默认寻找“最近的完整参考平面”。若你在Layer Stackup中未为中间层（如L3）指定Reference Layer（如L2或L4为GND），软件会拒绝换层。强制操作：在Route > Route Options中，勾选“Allow Layer Change”，并在“Reference Layer”下拉菜单中手动指定目标参考层（如换到L5层时，指定L4为GND）。

• “Same Circuit Module”布局后布线混乱？根源在Pin-Pair Mapping
  Allegro的模块化布局（Create Partition）后，若差分对Pin未正确配对，自动布线会把P/N线分开走。必做步骤：在Place > Logic > Pin-Pair中，为每个差分对（如USB_DP/DM）创建Pin Pair，并Assign到同一Differential Pair Class。否则，模块复制10次，就得手动连10次差分。

4.2 AD（Altium Designer）高频痛点实战解法

AD用户常抱怨“布线不如Allegro智能”，实则是没用对底层逻辑。针对热搜词中的高频问题，给出直击要害的解法：

• “AD布线技巧”核心：善用Room与Interactive Routing

  • 创建Room（Design > Rooms > Place Rectangular Room），将高速模块（如DDR）框住；
  • 在Room属性中，设置“Routing Priority”为最高，并Assign特定规则（如“DDR_DQ_Length=2800mil”）；
  • 布线时，按Shift+R启用Interactive Routing，软件自动按Room内规则优化。

• “AD中网络与GND间距不足”？不是规则没设，是GND未铺铜
  AD的Clearance规则只检查“网络对象”，若GND是未铺铜的网络（Net Label），则不触发检查。正确做法：

  1. 先用Place > Polygon Pour铺满GND铜皮；
  2. 右键铜皮 > Properties，设Net为GND；
  3. 在Design > Rules > Electrical > Clearance中，添加Rule：Where the First Object is “InNet(‘GND’)”，Second Object is “All”，Minimum Clearance=8mil。

• “AD23原理图选中器件，PCB不跳转”？因为Cross Probe未启用
  这是AD23的默认关闭项。开启路径：Preferences > PCB Editor > General > Enable “Cross Select Mode”，并勾选“Highlight Matching Objects in Schematic”。之后，原理图中Ctrl+左键，PCB自动高亮并居中。

• “AD画PCB时中间出现长线”？那是未删除的“Net Tie”残留
  AD在导入网表时，若原理图中有Net Tie（网络分流器），会自动生成一条虚拟连线。清除方法：在PCB中按Ctrl+F，搜索“NetTie”，全选删除；或在原理图中，将Net Tie属性设为“No ERC”。

4.3 Gerber转PCB的“血泪教训”：逆向工程的三大禁忌

“Gerber文件转成PCB文件”是维修、抄板的刚需，但多数人不知其中暗藏杀机：

• 禁忌一：直接导入Gerber生成PCB
  Gerber是光绘文件，不含网络拓扑。用CAM350等工具“反向生成”PCB，得到的只是铜皮图形，网络关系全靠猜。结果：看似连通的线，实为不同网络；过孔未连接到对应平面。安全做法：仅用Gerber做“物理参考”，在AD/Allegro中重建原理图，再生成PCB。Gerber只用于核对线宽、孔径、板框。

• 禁忌二：忽略“层对应关系”
  Gerber文件名如“TOP.GTL”、“BOT.GBL”是约定俗成，但非强制。曾遇一份Gerber，命名“L1.GTL”实为内层1，“L2.GTL”却是顶层。验证方法：用CAM350打开所有Gerber，逐层叠加，观察BGA焊盘是否对齐，若错位，说明层名错误，需手动重映射。

• 禁忌三：不检查“钻孔文件”精度
  NC Drill文件（.TXT）中的孔坐标是绝对坐标，但单位可能是inch或mm。若导入时单位选错（如选inch但文件是mm），所有孔位偏移1000倍。保命操作：导入前，用文本编辑器打开钻孔文件，看前几行是否有“INCH”或“METRIC”字样；导入后，测量两个标准孔距（如BGA 1mm间距），确认是否为1.000mm。

5. 从设计到量产：阻抗与布线的全流程质量管控

5.1 设计阶段：用“四张表”锁死风险

在项目启动时，我强制团队输出四张核心表格，作为设计交付物，缺一不可：

• 叠层参数表（Stackup Table）：

  层号	层名	铜厚(oz)	介质厚(mil)	Dk值	参考平面	备注
  L1	TOP	0.5	3.2	4.2±0.2	L2(GND)	盖油
  L2	GND	1.0	12.0	—	—	完整平面
  L3	PWR	0.5	3.2	4.2±0.2	L2/L4	分割区
  备注栏必须写清“盖油”、“不盖油”、“背钻要求”等制造指令。

• 关键网络阻抗表（Impedance Table）：

  网络名	类型	目标Z₀/Zdiff	允许偏差	计算线宽/线距	实测位置
  PCIe_TX	Diff	85Ω	±10%	W=5.5mil, S=14mil	Coupon & BGA扇出

• 高速布线检查表（Routing Checklist）：

  • [ ] 所有差分对全程参考平面完整，无跨分割；
  • [ ] BGA扇出区线宽≥5.0mil，焊盘内挖空（Anti-pad）≥12mil；
  • [ ] 时钟线长度匹配误差≤50ps（实测）；
  • [ ] 电源平面挖空区边缘，已添加≥0.5mm地桥。

• PCB厂加工说明（Fab Notes）：
  “必须提供阻抗测试报告，Coupon位置见附图；允许Z₀偏差±10%；若实测超差，需提供补偿方案（如调整蚀刻参数）；禁止使用回收铜箔。”

5.2 打样阶段：首板必做的五项实测

板子回来，别急着贴片。我坚持“五项实测”，每项都关乎成败：

1. Coupon阻抗测试：用TDR测Coupon上50Ω单端线和100Ω差分对，记录实测值。若偏差＞±5Ω，暂停贴片，联系板厂分析原因。
2. 关键信号眼图测试：用示波器（带5GHz以上带宽）测USB3.0、DDR CK等信号，眼高＞0.8UI，眼宽＞0.5UI。
3. 电源纹波测试：在FPGA核心电压引脚，用1GHz探头测纹波，要求＜30mVpp（100MHz带宽限制）。
4. EMI预扫：用近场探头扫PCB表面，重点关注时钟线、电源入口、BGA区域，300MHz峰点＜40dBμV。
5. 热成像筛查：上电10分钟，用热像仪扫PCB，发现异常热点（如某电容温度比周边高20℃），立即检查布线是否导致电流瓶颈。

5.3 量产阶段：建立“阻抗漂移”预警机制

量产中，板材批次更换、压合参数微调，都可能导致阻抗缓慢漂移。我设计了一套预警机制：

• 每1000片抽测1片，做Coupon阻抗测试；
• 建立移动平均值（MA）曲线，窗口=5批次；
• 若MA值连续3批次偏离中心线＞±3Ω，触发预警，要求板厂提供当批板材Dk检测报告；
• 同时，更新内部叠层模型Dk值，用于下一批设计。

这套机制让我负责的某5G基站基带板，三年量产中阻抗不良率稳定在0.02%以下，远低于行业平均0.5%。

6. 常见问题与排查技巧实录：来自产线的真实战报

6.1 问题速查表：高频故障与根因定位

6.2 独家排查技巧：教科书里找不到的野路子

• “TDR盲区”破解法：用“阶梯响应”定位隐性断点
  TDR对微小阻抗变化（如0.5Ω）不敏感。我的技巧：在信号线末端接50Ω终端电阻，用示波器测上升沿。若上升沿出现“台阶”（Step Response），说明中途有阻抗突变。台阶位置=信号传播时间×速度，可精确定位到±2mm内。

• “串扰源”快速定位：关灯+手机摄像头
  高频串扰常伴随微弱电磁辐射。在暗室中，用手机摄像头（CMOS对EMI敏感）对准PCB，若某区域出现雪花噪点，即为强辐射源。曾凭此法10秒定位到一颗失效的TVS管，其结电容异常增大，成为串扰放大器。

• “地弹”可视化：用电源轨做示波器探头
  测量IC地弹（Ground Bounce）时，普通探头接地线引入噪声。我的土办法：将示波器通道1探头接VCC，通道2接GND，设为“Math A-B”，结果即为VCC-GND压差，真实反映地弹幅度。实测某FPGA上电时地弹达180mV，远超手册限值。

• “过孔谐振”规避：背钻深度计算口诀
  过孔残桩引发谐振，频率f=1/(4×t_pd)，t_pd为残桩延时。FR-4中t_pd≈1.5ps/mil。要求f＞信号最高谐波（如PCIe Gen4为20GHz），则t_pd＜12.5ps → 残桩长＜8.3mil。口诀：“20GHz信号，背钻留8mil；25GHz，留6mil”。

6.3 经验沉淀：我踩过的五个最痛的坑

1. 坑一：信了板厂的“Dk=4.2”
   某项目用A厂FR-4，叠层按Dk=4.2设计，实测Z₀偏低。查证发现，A厂实际Dk=4.45（批次差异）。教训：所有板材Dk值，必须索要出厂检测报告，而非依赖规格书。

2. 坑二：BGA扇出“泪滴”画蛇添足
   为美观在BGA焊盘加泪滴，结果泪滴铜皮增大了焊盘电容，导致高速信号上升沿变缓。教训：BGA扇出区禁用泪滴，改用“直角过渡”或“圆弧过渡”。

3. 坑三：电源平面“挖空”过度
   为散热在PWR层挖大孔，导致局部电源阻抗飙升，FPGA频繁复位。教训：电源挖空区必须用“蜂窝过孔”连接主平面，孔密度≥4个/cm²。

4. 坑四：差分对“包地”反成祸首
   为防串扰，用GND铜皮包裹USB差分对，结果包地铜皮形成额外电容，Z_diff从90Ω降至75Ω。教训：差分对严禁包地，若需屏蔽，应在顶层铺GND铜皮，但必须离差分线≥3W。

5. 坑五：Gerber“层名”信以为真
   抄板时按Gerber层名“BOT.GBL”认定是底层，结果发现是内层2，导致整个PCB重建失败。教训：**Gerber层名