多相BUCK PCB设计：从单相到四相完整布线实战指南

大家在做 DC-DC 电源设计时，单相 Buck 通常是最先接触的拓扑，layout 也有比较成熟的套路：输入电容靠近高边 MOS、功率回路尽量小、SW 节点铜皮面积兼顾散热与噪声。但一旦电流需求上升到几十安培甚至上百安培，单相 Buck 的瓶颈会立刻暴露：电感体积无法压缩、输出纹波变大、热集中在一路功率级上，这时候多相 BUCK 就成了很自然的选择。

然而很多工程师在多相 Buck 的 PCB 设计上会踩同一个坑——以为四相就是把单相电路复制四份，结果样品回来以后要么均流不均，要么开关波形振铃严重，要么环路补偿调不动。本文围绕“从单相复制到四相完整布线”这条主线，结合 TI 多相控制器的典型应用方式，梳理一套可以直接落地的布局布线流程。无论你用的是传统分离 MOSFET 方案，还是集成驱动器的功率级方案，这篇文章的思路都适用。

1. 为什么要关注多相 BUCK 的 PCB 设计

1.1 多相 BUCK 的基本概念

多相 Buck 并不是一种新的拓扑，而是将多个结构相同的 Buck 功率级并联，由控制器产生相位交错的 PWM 信号，让每一相在不同的时间段向输出端传递能量。以四相为例，控制器输出的四路 PWM 之间相位差为 360°/4 = 90°，四路电感电流在输出端叠加后，有效开关纹波频率变成单相时的 4 倍，而输出纹波幅值明显降低。

从系统角度看，多相 Buck 带来的收益主要有三个：

• 纹波减小：相位交错使得输出纹波频率提高，所需的输出电容容值可以减小；
• 热分散：总电流均分到四个功率级上，单个 MOSFET 和电感的损耗降低，热点温度更可控；
• 动态响应更快：多路并联等效电感变小，负载瞬态时的电流换向速率更快。

不过这些收益都有一个前提：四相之间必须“协同工作”。如果 PCB 布局导致各相采样点不对称、驱动回路阻抗不一致、功率回路面积差异过大，那么均流效果会被破坏，甚至出现某一相过流、其他相空载的情况。

1.2 为什么“复制单相布局”会有问题

很多参考设计喜欢把四个功率级“复制粘贴”到一块板上，这种做法理论上没错，但需要注意：多相控制器的引脚排列、电流检测方式、反馈采样位置和单相控制器有本质区别。

单相 Buck 的 layout 重点在于“单个功率回路”的高频回路面积最小化。而多相 Buck 的 layout 除了要保证每个单相功率回路紧凑外，还要额外处理：

• 各相 PWM 信号从控制器到驱动器的等长、等阻抗；
• 电流检测网络的对称性，避免某一相采样电压偏高或偏低；
• 输入电源平面和地平面的电流分配，不能让某一相离输入电容过远；
• 控制器的模拟地、数字地、电源地之间的连接方式。

换句话说，正确的方法是：先设计好一个“标准单相功率级”，然后把它作为一个整体单元复制四次，最后再处理控制器的放置与布线。这个思路贯穿本文。

2. 设计输入：从原理图提取布线关键信息

2.1 布线前先确认的六大要素

拿到原理图后，先不要急着在 PCB 里放器件。需要先从规格书和原理图里提取以下信息：

开关频率这会决定环路带宽、电感选型，也会影响布局中对环路面积的要求。开关频率越高，功率级的 di/dt 越快，功率回路的寄生电感就越敏感。

最大负载电流四相叠加的总电流决定输入输出电容数量、MOSFET 并联数量以及电源平面/铜皮的载流能力。

电流检测方式多相控制器常见电流检测有 DCR 检测、RDS(on) 检测、独立采样电阻检测三种。DCR 检测需要在电感两端并联 RC 网络，采样走线必须采用差分方式，且 RC 网络要靠近电感。这个细节直接决定 layout 的难度。

驱动器类型如果使用 DrMOS 或智能功率级（内部集成驱动器和 MOSFET），高边栅极驱动回路由芯片内部处理，外部布线压力会小一些；如果使用分离 MOSFET + 驱动器，则要重点处理驱动器的输出走线和自举电容位置。

输出电压与反馈方式远端反馈采样点放在负载端还是输出电容端，会影响反馈走线的走向。

散热条件风冷、自然冷却还是液冷？这决定 MOSFET、电感下方需要打多少散热过孔，以及功率级之间的间距。

2.2 层叠与过孔规划

多相 Buck 的 PCB 层叠优先级是：先保证有一个完整地平面，再考虑电源平面和信号层。四层板能做四相 Buck，但前提是功率密度不高；如果电流较大或需要兼顾 EMI，建议六层板。

下面是一个典型的六层板叠层示例：

过孔方面，多相电源设计推荐使用 0.3mm~0.5mm 的过孔作为功率过孔，散热过孔阵列间距控制在 0.8mm~1.2mm。盲埋孔一般不是必须的，只有在层数和密度极高时才考虑，常规设计使用通孔即可。

如果使用 Allegro 这类工具，可以用下面的方式定义叠层：

Subclass Name Type Material Thickness (mm) TOP CONDUCTOR COPPER 0.035 DIELECTRIC PREPREG FR4 0.2 GND_PLANE PLANE COPPER 0.035 DIELECTRIC CORE FR4 1.0 POWER_PLANE PLANE COPPER 0.035 DIELECTRIC PREPREG FR4 0.2 SIG1 CONDUCTOR COPPER 0.035 DIELECTRIC CORE FR4 0.2 GND_PLANE2 PLANE COPPER 0.035 DIELECTRIC PREPREG FR4 0.2 BOTTOM CONDUCTOR COPPER 0.035

需要说明的是，具体厚度和材质要按板厂能力调整，这里只是展示叠层规划思路。

2.3 EDA 工具与版本说明

本文以 Cadence Allegro 为例描述操作流程，但整体思路也适用于 Altium Designer、PADS 等工具。版本差异会导致菜单名称不同，例如 Allegro 的约束管理器在不同版本中的入口不一样，这一点请根据自己安装的版本调整。

3. 单相标准单元的布局布线要点

3.1 先理解高频功率回路

多相 Buck 的每一相本质上还是一个 Buck 电路。Buck 电路在开关切换瞬间会产生两个高 di/dt 回路：

• 高边 MOSFET 导通回路：从输入电容正极 → 高边 MOSFET → 电感 → 输出电容 → 地 → 输入电容负极；
• 高边 MOSFET 关断回路：从电感 → 输出电容 → 低边 MOSFET → 电感。

这两个回路的共同点是都经过输入电容，因此输入电容的位置是第一优先级。输入电容离 MOSFET 越近，回路面积越小，寄生电感越小，开关振铃就越容易控制。

如果输入电容离得太远，高边开通瞬间会直接从较远的路径抽取电流，SW 节点上会出现明显的高频振铃，严重时超过 MOSFET 的绝对最大额定值。

3.2 标准单元的摆放顺序

在设计单相标准单元时，元件的摆放顺序建议按下述顺序进行：

1. 输入电容（陶瓷电容优先）紧贴高边 MOSFET 的漏极和低边 MOSFET 的源极；
2. 高边 MOSFET 和低边 MOSFET 组成半桥，两者间距尽量小；
3. 电感靠近半桥的 SW 节点输出；
4. 输出电容靠近电感的输出侧；
5. 驱动器和自举电容靠近被驱动的 MOSFET。

之所以强调这个顺序，是因为每一步都决定下一步的回流路径。只要顺序乱了，后面的“优化”都是在补救。

3.3 SW 节点铜皮设计

SW 节点是 Buck 电路中电压变化最剧烈的位置，也是 EMI 和振铃的主要来源。SW 铜皮的面积需要在两个方向之间平衡：

• 面积太小 → 载流能力不足，铜皮温升高；
• 面积太大 → SW 节点对地寄生电容增大，开关损耗增加，EMI 可能变差。

工程上常用的做法是：让 SW 铜皮的宽度相当于电感焊盘宽度的 1.2~1.5 倍，长度尽量短，同时在铜皮上不要放置多余的过孔导致铜皮被分割。如果需要增强散热，可以在 MOSFET 焊盘下方打散热过孔，但要确保过孔不会切断功率回流的路径。

3.4 驱动与自举布线

分离 MOSFET 方案中，驱动回路是仅次于功率回路的敏感路径。驱动器的输出引脚到 MOSFET 栅极之间的走线要尽量短、尽量宽，建议走线宽度不小于 0.3mm，并且避免与 SW 节点平行长距离走线。

自举电容的位置需要特别注意。自举电容为高边 MOSFET 的栅极驱动提供悬浮电源，它必须紧靠驱动器的 BST 引脚和 SW 引脚。如果自举电容离得远，高边栅极驱动回路面积变大，栅极波形会出现明显的台阶或振铃，导致高边开关损耗增加。

3.5 电流检测走线

电流检测是多相 Buck 与单相 Buck 在 layout 上最大的不同点。

以 DCR 检测为例，需要在电感两端并联一个 RC 网络，从 RC 网络引出差分采样线到控制器的 ISP/ISN 引脚。这一对采样线必须：

• 作为差分对紧耦合走线，避免形成大的采样回路；
• 远离 SW 节点和其他高频信号；
• 在靠近电感处打孔换层进入内层，不要在顶层长距离走线；
• 如果采样线需要跨越其他信号，优先采用地过孔隔离。

采样线的参考地也有讲究。对于多相控制器，ISP/ISN 信号应该在靠近控制器 AGND 的位置统一汇聚，不要各自就近接到功率地，否则各相采样参考点不一致，均流偏差会变大。

4. 从单相复制到四相：布局方法论

4.1 把单相标准单元做成一等公民

完成前面的单相标准单元设计后，不要立刻复制。先检查这个标准单元的布局是否紧凑、功率回路面积是否最小化、检测走线是否已经考虑了差分要求。

确认无误后，将标准单元作为一个整体在 PCB 中复制四份。此时可以使用 Allegro 的 Reuse 功能，或者 AD 的 Room 复制功能。无论使用哪种方式，都建议在复制的过程中保持各相的元器件方向一致，这样后续布线的等长处理更容易。

复制时还要注意各相的摆放朝向。常见的有两种方式：

• 并排平铺：四相沿同一方向排列，适合宽度受限的板卡，PWM 走线从控制器出来后等长布线相对容易；
• 对称镜像：两相一组镜像摆放，适合方形功率区，输入电容可以在中间共用，但镜像后需要注意驱动走线的交叉问题。

一般情况下，如果控制器位于功率区一侧，并排平铺更直观；如果控制器位于功率区中心，对称镜像更节省空间。

4.2 控制器与功率级分区

控制器放置的位置决定了 PWM 走线长度、采样走线长度和反馈走线长度，非常关键。

推荐的做法是：控制器放在四相功率级的“几何中心”或“靠近中间相”的位置，并且放在功率级的同侧或上层。这样 PWM 到各相驱动器的走线长度差异小，采样走线长度也容易对称。

如果布线空间紧张，控制器放在底层也是一个常见选择，但此时要保证控制器下方有完整地平面，且 PWM 信号和采样信号换层过孔尽量靠近芯片引脚。

控制器的电源引脚、模拟地、数字地需要分开处理。大多数 TI 多相控制器都有 AGND 和 PGND 引脚，建议 AGND 单独走线，在芯片下方的 AGND 焊盘处单点汇聚到 PGND，避免模拟小信号被功率地噪声污染。

4.3 相位交错与 PWM 走线

四相 Buck 中，控制器的 PHASE 引脚或 PWM 引脚会输出四路相位交错的信号。布局时需要了解控制器输出顺序与引脚号的对应关系，例如 PHASE1/PHASE2/PHASE3/PHASE4 分别对应 0°/90°/180°/270° 的 PWM。

走线时尽量保证四路 PWM 到各自驱动器的长度基本一致。长度差过大会导致各相开关时刻偏差，轻则产生拍频噪声，重则影响均流精度。虽然在控制器内部通常会做相位校准，但 layout 上保持对称仍然是最稳妥的做法。

如果 PWM 走线需要换层，必须在驱动器引脚附近打孔，并且保证 PWM 走线的参考平面连续，不要跨越分割槽。

4.4 均流采样网络的设计

四相均流的关键在于采样网络对称。这里的对称不仅指走线长度，还包括采样电阻/电容的物理位置。

以 DCR 采样为例，每个电感旁边都有独立的 Rsen、Csen 网络。这四个网络的器件必须紧靠着对应的电感放置，走线方式保持一致，不能出现第一相采样走线从顶层直接走、第二相采样走线换层后再走的情况。

采样线在到达控制器之前，可以设计为四个差分对汇聚到控制器的采样引脚附近。汇聚点附近可以加一个小型滤波电容，但要注意滤波电容的位置不要靠近功率级，否则容易引入开关噪声。

4.5 电源平面与地平面的处理

四相 Buck 的输入电流在四个功率级之间分配，因此输入电源平面需要保证从输入连接器到每一相输入电容之间的阻抗尽量均匀。

推荐的平面规划方式是：在 PVIN 层上，从输入电源入口引出主干铜皮，各相从主干铜皮上引出分支铜皮到对应的输入电容。不要设计成“串联”结构——即电流先经过第一相再到第二相，这样会导致最远端一相的输入电压波动更大，近端一相的输入电容承担过多脉冲电流。

地平面则尽量保持完整，不要为了“隔离”而把 GND 平面割裂成多块。对于 AGND 与 PGND 的分割，只在控制器下方很小区域内进行，并且最终要通过 0 欧电阻或磁珠在板级单点连接，避免在功率地和模拟地之间形成大的地电位差。

5. 四相完整布线流程

5.1 第一步：完成四相功率级的预布局

先把四个标准功率级按照前面确定的布局方式放置好，不要急着布线。检查以下内容：

• 四相输入电容是否都靠近各自的半桥；
• 电感方向是否一致；
• 各相之间是否有足够的散热间距；
• 输出电容区域是否统一规划在电感输出侧。

在 Allegro 中可以用 Reuse 功能快速完成标准单元复制，复制后检查一下各相的 Symbol 位号是否冲突，调整位号后再继续进行后续布线。

5.2 第二步：先布功率回路，再布控制信号

布线顺序建议是：输入电容 → 半桥 → 电感 → 输出电容 → 驱动信号 → 采样信号 → 反馈信号。

原因是功率回路承载大电流，对走线宽度、过孔数量、回流路径要求最高，应该优先满足。如果先布控制信号，后面发现功率回路走线空间不足，需要把前面的布线推翻重来，效率很低。

功率回路布线要点：

• 高边 MOSFET 漏极到输入电容正极的铜皮尽量宽，走线宽度至少按 1A/1mm 的载流能力预留；
• 低边 MOSFET 源极到输入电容负极的铜皮同样重要，这是高频回流路径；
• 半桥的 SW 输出到电感焊盘之间不要有过孔，最好直接用顶层铜皮连接；
• 如果电流很大，可以在功率回路中适当增加铜厚，而不是一味加宽走线。

5.3 第三步：SW 节点与电感布线

完成半桥和输入输出电容的连接后，再处理 SW 节点到电感的走线。

SW 节点建议这样设计：

• 高边 MOSFET 的源极与低边 MOSFET 的漏极之间，用一片完整的铜皮连接，不要在中间打孔；
• SW 铜皮到电感焊盘的宽度不要突然收窄，避免产生额外寄生电感；
• 如果电感焊盘较大，SW 铜皮可以覆盖到电感焊盘边缘，但要确保满足电气安全间距。

关于“SW 节点能否换层”这个问题，很多工程师问过。原则上 SW 节点可以换层，但每次换层都意味着回路面积增大。如果必须换层，至少要在换层过孔旁边放置一个同规格的回流过孔，并且保证换层后的铜皮宽度不缩水。从工程经验看，SW 节点优先不换层，确实需要换层时，尽量在靠近 MOSFET 侧完成，不要在电感之后换层。

5.4 第四步：驱动、自举与反馈线

功率级主体布线完成后，接下来处理驱动信号。

驱动器的输入 PWM 走线、输出栅极走线、自举电容走线都属于高频信号。其中：

• 栅极走线尽量短，避免与 SW 走线平行；
• 自举电容要紧靠驱动器的 BST 和 SW 引脚；
• 驱动器电源引脚需要加一个 0.1uF 陶瓷电容，放置位置在驱动器的电源引脚旁边，而不是随意放在功率区远端。

如果控制器提供了 PWM 使能引脚、故障输出引脚等，这些信号属于低速信号，但也建议远离 SW 节点和电感下方，避免被开关噪声耦合。

5.5 第五步：输出电容与远端采样

输出电容的布局有两种常见方式：

• 全部放在四相电感输出侧的同一片区；
• 分摊到每相电感输出端附近。

从瞬态响应角度看，两种方式差异不大；从均流角度看，分摊到每相会更均匀。但分摊时要注意，各相输出电容到负载点之间会有不同的寄生阻抗，这会影响环路稳定性。因此更稳妥的方案是：输出电容统一放在输出汇流区域，同时每相电感输出侧各放 2~3 个陶瓷电容，兼顾高频去耦。

远端采样线（如果使用远端反馈）要从负载点单独引出，采用差分走线，换层后在内层走到控制器 FB 引脚附近。中途不要连接到输出电容的正极，否则采样值会偏高，导致实际输出电压偏低。

5.6 第六步：灌铜与散热过孔

布线完成后，在功率区域进行灌铜。灌铜时需要注意：

• 功率铜皮使用铺铜（Shape）或大铜皮方式，不要只依赖走线连接；
• 散热过孔阵列布置在 MOSFET 焊盘周围和电感焊盘区域，间距 1.0mm 左右，孔径 0.3mm 左右；
• 散热过孔不要直接打在 MOSFET 中间焊盘上，除非确认焊盘足够大且不会造成漏锡。

在 Allegro 中，可以通过约束管理器设置不同网络的最小间距，避免灌铜后出现天线效应或铜皮碎块。建议在灌铜之前先设置好 Shape 的 Thermal Relief 参数。

一个典型的散热过孔间距设置如下：

Via pad stack: VIA0P3 Drill diameter: 0.3mm Pad diameter: 0.55mm Shape spacing to via: 0.2mm Thermal relief spoke width: 0.35mm

5.7 第七步：DRC 检查与规则验证

布线完成后的 DRC 检查不能只看“有没有短路”，还要关注：

• 功率网络铜皮最小宽度是否满足载流要求；
• 采样差分对是否保持了等距耦合；
• 高 di/dt 网络之间的间距是否足够（一般建议 >= 0.25mm）；
• 是否有未连接的铜皮孤岛。

可以在约束管理器中建立如下规则：

Net Class: POWER Min Line Width: 0.5mm Min Line Spacing: 0.25mm Min Via Count: 2 (for critical power nets) Net Class: DIFF_SENSE Line Width: 0.15mm Line Spacing: 0.15mm Primary Gap: 0.2mm

规则值需要根据实际板厂能力和电流需求调整，这里仅展示如何把设计约束落到规则管理器中。

6. 常见问题与排查思路

6.1 问题现象与解决对照表

6.2 现场排查的一个实用思路

如果样板回来以后工作异常，不要先怀疑芯片，先把 PCB 走线当作第一嫌疑对象。常见的排查顺序是：

1. 用万用表确认各相电感对地阻抗一致；
2. 用示波器对比各相 SW 节点波形，看相位差是否为 90°；
3. 测量各相电感电流（使用电流探头），确认均流误差是否在 5% 以内；
4. 如果偏差较大，回头检查采样网络是否有虚焊、是否与 SW 铜皮太近；
5. 如果波形振铃大，优先调整输入电容位置，而不是动补偿参数。

6.3 关于 SW 换层的经验补充

前文提过 SW 节点可以换层，但换层会影响回路面积。实际项目中，如果因结构限制必须换层，例如顶层空间不足以走四相 SW 铜皮，建议在换层位置至少使用两个 0.4mm 过孔并联，并且让过孔尽可能靠近输出电感焊盘。换层后的 SW 铜皮宽度应与换层前保持同一量级，不要突然收窄成细线。

7. 最佳实践与工程建议

7.1 布局阶段的设计检查清单

• 输入电容是否紧贴半桥，且正极到高边 MOSFET 漏极的走线尽量短？
• 低边 MOSFET 源极到输入电容负极的回路面积是否与高边回路一样被重视？
• 四相功率级是否沿统一方向排列，散热是否均匀？
• 控制器是否放置在功率区中部，PWM 到各相驱动器的距离基本一致？
• 采样网络是否按差分对布局，RC 器件是否紧贴电感？

7.2 布线阶段的设计检查清单

• 功率回路走线宽度是否满足电流密度要求？
• SW 节点是否优先在顶层不走线、不换层？
• 驱动走线是否与 SW 走线保持距离？
• 反馈采样线是否单独成对走线，并且未经过功率区？
• 底层是否有完整地平面，是否被分割严重？
• 灌铜后是否检查了铜皮孤岛和天线效应？

7.3 生产与可制造性建议

• 功率铜皮宽度较大时，建议在板厂备注“大铜皮区域请均匀电镀”，避免局部铜厚不均；
• 如果走线宽度超过 2mm，在引脚焊盘处做“泪滴”处理，避免走线突然变窄造成阻抗突变；
• 散热过孔密度不宜过大，孔径 0.3mm 的过孔阵列间距若小于 0.6mm，可能会影响 PCB 结构强度；
• 若使用回流焊，MOSFET 焊盘下方的过孔必须做树脂塞孔或背面开窗处理，否则焊接时容易漏锡。

7.4 测试与验证建议

多相 Buck 的测试不能只看输出电压。建议至少做以下测试：

• 各相 SW 波形对比，确认相位差正确；
• 各相电感电流波形和有效值，确认均流效果；
• 输入电压和输出负载全范围内测试，观察轻载是否出现相位抖动；
• 热成像仪测试满负载下各相温度，正常情况下四相温差应小于 10℃；
• 使用电子负载做瞬态测试，观察输出电压下冲/过冲是否在允许范围。

如果这些测试都通过，说明 PCB 设计基本达到了多相 BUCK 应有的性能水平。

8. 总结与下一步学习路线

本文围绕多相 BUCK PCB 设计这条主线，从单相标准单元的设计出发，逐步扩展到四相布局和布线，重点解释了功率回路、SW 节点、驱动回路、采样网络、控制信号等关键部分的处理思路。

实战中最重要的方法论是：不要直接复制四份 layout，而是先把单相功率级做成一个经过验证的标准单元，再整体复制；复制后根据控制器的位置调整 PWM 和采样走线，最后统一处理电源平面和地平面。

下一步可以继续深入学习三方面内容：

• 仿真验证：用 TI 官方的仿真工具或 PSpice 模型做环路稳定性分析，理解补偿网络参数对多相控制的影响；
• 热设计：结合热仿真软件查看功率级温度分布，优化散热过孔和铜皮布局；
• EMI 设计：研究开关节点振铃与近场耦合的关系，掌握 snubber 电路和磁珠的实际调整方法。

如果本文对你有帮助，建议收藏备用。也欢迎在评论区留言，讨论你在多相 BUCK 布局布线中遇到的具体问题。下一篇会继续沿着电源设计实战的方向，分享更多可落地的案例和调试经验。