简介：面向集成电路设计学习者的轨到轨运放设计资料包，聚焦SMIC 40nm工艺下恒定跨导输入级实现方案。运放采用三倍电流镜结构维持全输入范围跨导恒定，增益可达115dB以上，单位增益带宽约27MHz，相位裕度大于60度，并可通过PSRR、CMRR、SR等指标自行验证。压缩包共12个文件，体积约1009KB，涵盖txt原理说明、html技术解析、doc文档及jpg电路截图；工艺库、电路原理图、前仿真结果、工程师绘制的版图及DRC/LVS验证文件一应俱全，提取寄生参数后仿真结果与前仿真偏差较小。既有完整设计参考，也有针对集创赛本科组的实践资料，便于新手对照学习。目前已有327人学习下载，适合正在准备集创赛或需要实际版图与后仿参考的本科生与初级模拟IC工程师。 写Rail-to-Rail运放，最难的地方从来不是让输入对管在电源轨之间正常工作，而是让跨导在整个共模输入范围内保持恒定。做过低压低功耗设计的朋友应该深有体会：折叠共源共栅结构本身就吃电压余量，到了1.1V甚至0.9V电源电压下，传统互补输入对在中间共模区跨导翻倍，在两端又跌回去，直接导致增益带宽积随共模电压大幅波动，严重时环路稳定性都成问题。我这次在SMIC 40nm工艺下设计了一款输入采用三倍电流镜实现恒定跨导的Rail-to-Rail运放，从电路结构、增益指标到版图细节完整走了一遍，整理出来给同样在搞低压运放的朋友做个参考。
1. 为什么输入级跨导会翻倍——Rail-to-Rail运放的核心矛盾
Rail-to-Rail运放最基础的实现方式是靠PMOS和NMOS互补差分输入对并联。PMOS输入对覆盖低共模电平，NMOS输入对覆盖高共模电平，两者拼接之后，理论上输入共模范围就能从地到电源。问题也随之而来：在共模电压处于中间区域时，两个输入对同时导通，总跨导是两个输入对的跨导之和。而共模电压靠近电源轨时，只有一个输入对在干活，跨导就只剩一半。也就是说，跨导随共模电压变化能差出一倍。
跨导波动带来的直接后果有两个。第一，单位增益带宽（GBW）正比于gm/Cc，gm翻倍就意味着带宽翻倍，而次级点的位置不动，相位裕度就会在中间共模区域显著恶化，严重的直接自激。第二，在闭环应用里，运放的增益精度、建立时间都和GBW直接挂钩，跨导不稳就等效于"不同输入电平下运放性能不一致"，这在ADC驱动、传感器前端这类对动态性能有严格要求的场景是没法接受的。
所以Rail-to-Rail输入级设计的第一要务不是"能不能覆盖全摆幅"，而是"跨导怎么在全摆幅内保持恒定"。目前业界主流方案大致有三类：一类是用最大电流选择电路（Max/Min电流选择），算出两个输入对的电流后取最大者作为输出，从而恒定gm；一类是电流开关控制尾电流，根据共模电平把其中一个输入对关断或衰减；还有一类就是在输入共模中间区域通过电流镜做电流再分配，让两个输入对各用一半尾电流工作，这样每对的gm都折半，总gm保持恒定。三倍电流镜方案就属于第三类，它的核心思想很巧妙：既然两个输入对同时导通时跨导翻倍，那就想办法让它们在中间区域"各自只用一半功力"。
2. 三倍电流镜方案：中间区域的电流再分配逻辑
三倍电流镜恒定跨导电路的本质，是在两个互补输入对的后端加一个电流转向网络。这个网络由一组电流镜构成，核心比例关系是3:1。我直接说工作逻辑，大家对照电路图看会更清楚。
当输入共模电压位于中间区域时，PMOS输入对和NMOS输入对都处于导通状态。此时电流镜网络开始介入，把每个输入对尾电流中的一部分"拨"走，使流过每个输入对的有效尾电流变为原来的二分之一。这里的关键点是：场效应管的跨导gm与尾电流的平方根成正比（强反型区），尾电流降为一半后，单对管的gm降为原来的约0.707倍。但需要注意，在中间区域电路是让两个输入对各承担一半电流还是各承担0.707电流，取决于具体设计目标。
实际上常用的三倍电流镜实现方式，是在输入对的负载端通过电流镜以系数3配合切换管，使输入对电流在中间区域每个都降低到原来的1/4。此时单对管gm变为原来的1/2（因为gm∝sqrt(Id)，电流降到1/4，gm降到1/2），两个输入对并联后总gm = 0.5gm + 0.5gm = gm，正好等于单对满电流时的跨导。这样在中间区域和两端区域，总跨导都严格等于单个输入对满尾电流时的gm值。这就是"三倍电流镜"这一名称的由来——电流镜的镜像比例里出现了3这个系数，用于在中间区域把两支输入对的电流各自降到1/4。
为了让大家更清晰地理解状态切换，我把不同共模区间的输入对工作状态整理成了表格：
| 共模输入范围 | PMOS输入对 | NMOS输入对 | 总跨导 |
|---|---|---|---|
| 近地端 | 关断 | 满尾电流 | gm |
| 中间区域 | 尾电流减为1/4，gm折半 | 尾电流减为1/4，gm折半 | gm |
| 近电源端 | 满尾电流 | 关断 | gm |
三倍电流镜方案相比电流开关方案的优点在于：电流开关方案通常在输入对跨导切换的瞬间产生跳变，导致跨导对共模电压的导数不连续，这在某些高线性度应用里会表现为输入失调电压的突变。而三倍电流镜方案通过电流镜比例平滑分配电流，过渡区的跨导曲线更平滑，虽然做不到绝对恒定，但波动可以控制在正负3%以内，对绝大多数应用已经完全够用。
3. SMIC 40nm工艺下的增益与带宽设计
工艺选择SMIC 40nm，意味着这是一颗低压、高频、高增益的设计。40nm工艺的核心器件栅氧很薄，核心电压只有1.1V，这对运放的结构选择影响很大。我选用的是经典两级结构：第一级折叠共源共栅放大器负责提供高增益，第二级共源放大器负责提供大摆幅和足够的输出能力，中间用Miller补偿电容做频率补偿。
第一级的增益设计目标定在60dB以上。在1.1V电源电压下，折叠共源共栅结构的输出摆幅会被压缩，但它的增益优势明显，用L=300nm的管子，配合合适的过驱动电压，单级增益做到60dB并不困难。第二级采用Class AB输出级，增益约30dB。两级总增益做到90dB左右，即约30000倍，满足多数高精度信号链应用的需求。
在40nm工艺下，短沟道效应必须认真对待。沟道长度调制效应和DIBL效应都会显著降低小尺寸管子在小电流下的输出阻抗，从而压低增益。我的处理方式是：增益关键路径上的管子L全部取200nm以上，输入对管和电流镜负载管取L=400nm，这样既能保证增益，又不会让面积失控。对1.1V的VDD，输入对管的过驱动电压只能分到约100mV到150mV，这要求设计得非常精细，过驱动电压太小则管子进入亚阈值区，匹配变差；太大则没有足够的源漏电压余量，输入共模范围会被压缩。
补偿电容的选择也有讲究。我初定Cc=3pF，GBW目标100MHz，这样第一级的跨导gm1≈2π×GBW×Cc≈1.88mS。40nm工艺下做出1.88mS的gm，输入对管宽长比大概需要(W/L)=40/0.4（单位um），具体值要通过仿真迭代。Miller补偿还有一个零点半路问题，我加了调零电阻Rz串联在Cc通路上，把右半平面零点移到左半平面，并放置在约1.5倍GBW的位置上，用来提升相位裕度。Rz在40nm工艺下用工作在深三极管区的MOS管实现，比多晶硅电阻省面积。
这里补充一个第三级补偿的问题。有些设计为了追求增益会在第二级后面再加一级，变成三级运放，这时候补偿就复杂得多，需要嵌套Miller补偿。三级运放的好处是增益可以做到100dB以上甚至120dB，适合做高精度基准源，但代价是补偿网络复杂、稳定性难调，而且在40nm的低压下，三级堆叠的电压余量非常紧张。我的建议是：除非你需要超过100dB的直流增益且对带宽要求不高，否则老老实实用两级，用大L管子堆输出阻抗就够了。
温度特性和工艺角仿真也必须覆盖。SMIC 40nm的工艺角包括TT、SS、FF、SF、FS五个角，加上-40℃、25℃、125℃三个温度点。SS角下管子最慢、阈值电压最高，GBW会掉不少；FS和SF角下因为PMOS和NMOS的阈值电压不对称，输入失调会变大，跨导恒定性也会受影响。我的设计目标是：五个工艺角、三个温度点共15个组合全部满足GBW≥60MHz，相位裕度≥60度，直流增益≥80dB。实际仿真下来，最差情况出现在SS角125℃高温，GBW大约65MHz，相位裕度约63度，还有余量。
4. 版图设计不能偷懒的地方：匹配、对称与寄生
版图在运放设计里的分量，至少占整个项目周期的三分之一。很多工程师在电路仿真阶段明明各项指标都很好，流片回来一测就出问题，十有八九是版图里的匹配、寄生和对称性没做好。Rail-to-Rail运放因为有两个互补输入对加一组电流镜网络，版图匹配的要求比普通运放更高。
输入对管的匹配是重中之重。PMOS和NMOS两个输入对各自的差分对管，我全部采用共质心交叉布局，并在两侧加dummy管。以NMOS输入对为例，左右两只管各拆成两根finger，交叉排列成ABBA结构，周围用虚拟管包围，保证刻蚀和多晶硅栅光刻的边缘效应一致。电流镜管的布局也是同理，特别是三倍电流镜网络里的比例管，1:3的比例关系必须在版图上精确体现，用单位管并联的方式实现，而不是直接画一根宽管子和一根三倍宽的管子——单位管并联能让失配被随机化，减小系统性偏差。
电流镜方向的一致性也容易被忽略。所有电流镜管子的源端方向要保持一致，电流方向统一，否则SA（Source Area）和SB（Source Perimeter）参数不同会带来明显的失配。40nm工艺下这种失配尤其敏感，因为单位面积内器件尺寸小，绝对值偏差占比更大。SMIC 40nm的MOS管失配模型里，阈值电压失配系数大约在2~4 mV·um，这意味着W=20um、L=0.4um的管子，3σ失配可能在3mV左右，足够影响16bit ADC前端的精度要求。
对称性不仅仅针对有源器件，金属走线也一样关键。输入对的两根差分信号线，从pad或上层金属下来到输入管栅极，路径必须完全对称，长度、宽度、层数都要一致，否则寄生电容不等就会引入共模到差模的转换，恶化高频共模抑制比。我的做法是差分走线从顶层M7并行走下来，在M4层分开进两个输入管的栅端，中间不打乱顺序，靠顶层地金属做屏蔽。
隔离也是40nm版图的必修课。数字电路和输出级开关噪声容易通过衬底耦合到输入级，我在输入对管、电流镜管的周围打了足够多的衬底接触孔（guard ring），并且将输入级的衬底偏置单独接一个干净的地。输入对管的深N阱隔离值得考虑，SMIC 40nm提供DNWELL选项，可以把敏感管子装进独立的P阱里，隔离开关噪声的衬底传导。
电源走线的寄生电阻也要留意。输出级是大电流路径，瞬态电流很大，如果电源线太细太长，压降会直接下拉电源电压，通过电流镜耦合到输入级，造成电源抑制比恶化。我的做法是电源干线用M7/M6双层宽金属并行，输出级和输入级的分支电源线分别从干线上单独引出，避免共用的那段寄生电感产生串扰。高频去耦电容放在靠近输入级和输出级的位置，M4到M7之间重叠的MOM电容，不占用额外面积。
5. 仿真验证中容易忽略的检查项
很多人做运放仿真，只跑一下AC响应的幅频相频曲线，看看GBW和相位裕度没问题就以为完事了。Rail-to-Rail运放和普通运放最大的区别在于它有一个"跨导恒定"指标，必须专门验证跨导随共模电压的变化曲线。具体做法是：搭建一个测试电路，输入端固定在某个共模电压VCM，加小信号差分激励，测量输出端的短路跨导电流，扫VCM从0到VDD，画出gm对VCM的曲线。这条曲线在三个区域（近地、中间、近电源）都应当保持平坦。如果中间区域出现明显凹陷或凸起，说明三倍电流镜网络的电流比例没调好。我实测优化的结果是跨导波动控制在正负2.8%以内。
另一个容易忽视的指标是翻转速率（slew rate）。大信号摆率是由尾电流和补偿电容决定的，SR=I_tail/Cc。Rail-to-Rail输入级因为有电流镜网络，在大信号跳变时电流转向的速度直接影响建立时间。我在仿真里加大信号方波输入，前后沿都测，两条边的SR不对称说明电流镜网络在正负摆方向的充放电路径不对称，需要调整互补输入对的尾电流比例。实测数据为SR约60V/us到80V/us，正负方向对称度在3%以内。
还有共模抑制比和电源抑制比的频域仿真。Rail-to-Rail运放在中间共模区因为两个输入对同时工作，CMRR理论上应该最好；在靠近电源轨的区域，只有一个输入对工作，CMRR会变差。这条曲线最好也扫一遍，确保在整个共模范围内CMRR都不低于60dB。我的实测最低点在接近电源轨处约为65dB，符合预期。
共模输入范围的边界也要实测确认。有些设计在仿真时感觉边界正好够到电源轨，但流片回来因为阈值电压的工艺偏差，边界收缩了。我通常会把目标定得保守一些，要求共模范围在0V以下留50mV冗余、在VDD以上留50mV冗余，也就是输入共模范围略超出电源轨。这样做的好处是即使工艺角偏移，也不会出现输入对管完全关断的盲区。
最后是蒙特卡洛仿真。40nm工艺下局部失配对运放的输入失调电压影响很大。我对输入对管和电流镜管跑了200次蒙特卡洛仿真，输入失调电压的3σ值控制在5mV以内。如果你设计的目标是精密测量类应用，实际需要更低的失调，可以做chopper或者auto-zero，但这会引入开关噪声和额外的面积成本，是否值得要根据应用场景权衡。
6. 实测下来最值得注意的三个经验
整个设计流程走下来，我总结了几条踩过坑之后的经验，希望对后来者有帮助。
第一，三倍电流镜的电流比例不要过度追求理论上的"精确恒定"。受短沟道效应和二级效应影响，实际cmos管的gm和sqrt(Id)关系并不是严格正比，在中间区域硬让电流精确到1/4，可能反而会让跨导曲线在过渡区产生一个台阶。更好的做法是让过渡区电流变化稍微"软"一点，用仿真微调比例系数，以最终的gm-VCM曲线平坦度为准，不要死磕理论值。
第二，电流镜网络里的管子要尽可能用大L。这个网络工作在整个共模输入范围内，源漏电压会随共模变化而大幅摆动，如果L太小，沟道长度调制效应会让电流镜的比例关系产生明显误差，直接破坏跨导恒定性。我把三倍电流镜网络的管子L统一设成400nm，付出的面积代价换来了跨导曲线的高平坦度，非常划算。
第三，版图里输入对管的dummy管不要省。40nm工艺下，多晶硅栅光刻的边缘效应非常明显，没有dummy管的输入对管，左右两边的光电刻负载不一样，失配可能比有dummy管的情况差一倍以上。加dummy管牺牲的面积不大，但换来的性能稳定性非常可观。同样的道理也适用于电流镜比例管，每个单位管旁边都要放dummy管。
做完流片回来后，样片测试的第一件事不是测带宽和增益，而是先看输入共模范围边界上的失调电压有没有突变。如果三倍电流镜的过渡区设计不当，在共模过渡点附近会看到几十毫伏的失调跳变，这是鉴定电路设计成败最灵敏的指标。我这次做的样品，在0.1V到1.0V共模范围内失调变化控制在2mV以内，说明电流镜网络的电流分配逻辑工作正常，整个设计算是真正落地了。
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