根据行业路线图，收发器协议速度持续翻倍：从PCIe第3代的8Gbps，到PCIe第4代的16Gbps，再到PCIe第5代的32Gbps；以太网则从25G演进至50G、100G，进而迈向200G。相应地，收发器信号速度也不断提升：从20G NRZ到28G NRZ，再到56G NRZ。56G PAM4已投入应用，112G PAM4也将成为主流。IP供应商已开始研发224G PAM4。除信号速度外，为满足数据中心服务器加速、人工智能和机器学习等新兴应用对总带宽的需求，单个封装中的通道总数也在不断增加。行业内另一项值得关注的举措是将高带宽内存（HBM）集成到封装中，以突破封装到印刷电路板（PCB）的内存接口带宽瓶颈，实现高性能计算，这一举措也进一步推高了单个封装设计的通道数。
IP设计更侧重于单通道信号速度，而封装设计则需同时应对高速和高通道数带来的挑战。当速度超过10Gbps（更不用说56G或112G）时，需要通过全波电磁仿真来确保信号完整性（SI）。对于单个通道，仿真和设计优化工作尚可管理，但对于通道数达数十个甚至超过100个的封装，对所有通道进行仿真和设计优化并不现实。因此，为保证设计效率和一致性，需要采用模块化方法。
高通道数设计面临的另一项挑战是，模块化方法并非适用于封装上的所有通道。由于封装焊球数量限制、焊球位置约束，或封装边缘/角落的特殊制造要求，部分通道可能出现非规则的垂直结构模式，例如焊球分配或镀通孔（PTH）布局等情况。这些案例需要在模块化方法之外进行专门分析和优化。
模块化设计方法
封装内通道设计需考虑信号完整性（SI）和电源完整性（PI），因此针对收发器电源分配网络（PDN）和发送/接收（TX/RX）差分对信号布线均制定了相应的模块设计方案。
模块化方法始于叠层定义，该定义决定了信号布线层、参考层和材料特性。整个互连路径被划分为水平布线和垂直布线两部分进行模块化设计。水平部分作为传输线，目标差分阻抗为90欧姆。
垂直布线包括凸点区域引出、微过孔（uVIA）过渡、镀通孔（PTH）结构和封装焊球结构。为最大限度减少反射以满足性能要求，需对每个垂直结构进行精细调整，确保路径上的阻抗匹配。通道间串扰也是设计考虑因素之一。图1展示了差分对从封装核心层到底层球栅阵列（BGA）焊球的垂直模块3D视图。图2展示了两个目标差分阻抗为90欧姆的差分对的阻抗分布曲线。
1. 封装核心层下方垂直模块的3D视图
图2. 两个差分对的差分阻抗
在该模块化设计方法中，完成TX/RX差分对的焊球分配后，将预定义且经过精细调整的垂直设计模块复制应用于每个通道。随后，按照预定义的线宽和间距规则进行水平传输线布线，连接垂直结构以完成互连。
该模块化方法中，假设未超过最大传输线长度（受插入损耗限制），则每个通道的电气性能通过设计保证满足封装上112G PAM4/56G NRZ的要求。由于信号完整性/电源完整性（SI/PI）挑战和设计复杂性，该方法对于高速、高通道数的封装互连设计至关重要，例FPGA封装或大型网络ASIC封装。
非规则布线案例
在高速封装设计中，通常不建议在角落或边缘进行布线，原因包括EMC问题，或由封装焊球分配和基板布线不规则导致的其他潜在信号完整性挑战。对于大型封装或芯片与基板比例较高的封装，由于二级互连SLI可靠性要求，封装每个角落的一个或多个角焊球会被物理移除，部分角焊球被归类为非功能关键（NCTF）焊球。NCTF焊球不能用于传输信号，通常分配为冗余接地（VSS）或电源焊球。图3展示了封装角落区域收发器通道焊球分配的示例。
图3. 差分对的角落焊球分配和布线
与差分对1-3相比，差分对4-6具有更优的焊球分配对称性和接地参考。通常，由于封装焊球数量限制，差分对1-3的焊球分配方式虽不被推荐，但无法避免。根据性能目标，封装角落或边缘的差分对可能存在或不存在性能问题。图4-6分别展示了角落对D2和边缘对D3的差分插入损耗、差分回波损耗和共模回波损耗。水平条代表部分112G PAM4/56G NRZ应用的期望性能目标。本案例中传输线长度较短，因此在28GHz以内无需担心差分插入损耗问题，差分回波损耗处于临界水平。然而，即使对于这些短距离差分对，仍存在显著的共模回波损耗问题，尤其是边缘对D3（如图6所示）。
图4. 差分对D2和D3的差分插入损耗
图5. 差分对D2和D3的差分回波损耗
图6. 差分对D2和D3的共模回波损耗
角落对D2不理想的共模回波损耗性能主要源于参考接地焊球分配的不对称性（角焊球被移除）。边缘对D3的焊球分配虽对称，但其共模回波损耗性能更差，这与基板中的初始核心层布线相关。如第二部分所述，为保证设计效率、性能一致性并减少性能验证工作量，所有差分对布线均采用相同的垂直结构。图7中，差分对D2和D5采用标准PTH模式，差分信号PTH周围设有6个VSS PTH。由于上层核心层布线差异，需采用不同模块。受封装边缘布线空间限制，边缘对D3的差分信号PTH仅一侧设有3个VSS PTH。由于缺少3个参考VSS PTH，初始设计中D3的共模回波损耗未达到性能目标（如图6所示）。为改善共模回波损耗，如图8所示，为差分对D3额外增加了4个VSS PTH，并采用了特殊的微过孔（uVIA）到PTH过渡结构。
图7. 边缘差分对D3的初始VSS PTH布线
图8. 边缘差分对D3的优化后VSS PTH布线
通过图8的设计优化，D3的共模回波损耗在28GHz以上得到显著改善，差分回波损耗也有所提升（如图9和图10所示）。
图9. 差分对D3的共模回波损耗：优化前（虚线）与优化后
图10. 差分对D3的差分回波损耗：优化前（虚线）与优化后
结论
新兴应用正推动收发器信号速度进入56G至224G范围，同时对聚合带宽提出了更高要求。对于此类速度和高通道数的封装互连设计，采用模块化方法是必要的，以确保设计效率、设计一致性和可行的信号完整性（SI）验证工作量。在某些情况下，由于封装角落/边缘的焊球分配或内部布线约束，模块化方法无法直接应用。针对这些情况，可通过特殊设计优化实现112G PAM4/56G NRZ所需的性能。
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