无网表AI加速器老化测试：基于电流与内存翻转的应力模式生成方法

1. 项目概述：当AI加速器成为“黑盒”，我们如何确保其可靠性？

在汽车电子、工业控制这些对可靠性要求近乎苛刻的领域，一颗芯片的失效可能意味着灾难。如今，随着人工智能的普及，越来越多的SoC（片上系统）内部集成了专用的AI硬件加速器（AI HW Accelerator），用于执行图像识别、传感器融合等关键任务。这些加速器性能强悍，但往往来自第三方IP供应商，对系统集成商而言，其内部设计细节（网表）可能是一个“黑盒”。这就带来了一个严峻的挑战：在芯片出厂前的最后一道质量关卡——老化测试（Burn-In, BI）中，我们如何为这个“黑盒”生成最有效、最能激发潜在缺陷的测试程序？

传统方法严重依赖网表信息，通过仿真来评估测试模式的“压力”效果。但对于一个没有网表、只有一份用户手册的第三方IP，这条路就走不通了。难道只能随机生成一些测试向量，然后祈祷它们能覆盖到关键电路节点吗？显然，这无法满足汽车功能安全（如ISO 26262）对高测试覆盖率和可靠性的严苛要求。

我最近深入研究了一项来自产业界和学术界的前沿工作，它提出了一种巧妙的“曲线救国”策略。其核心思想是：既然我们无法窥探电路内部（网表），那就通过外部可观测的“蛛丝马迹”来间接推断内部的活动强度。这项策略主要依赖两个外部指标：芯片运行特定测试程序时的动态电流消耗，以及从程序员视角可访问的内存与寄存器的翻转活动。通过将这两者结合，构建一套启发式算法，可以从海量候选测试程序中，筛选出那些能最大化激活电路内部节点、且应力分布均匀的“黄金”测试模式集。

这种方法的价值在于，它完全跳过了对网表的依赖，仅凭芯片在真实硅片上的运行表现和架构层面的信息就能工作。这对于集成众多第三方IP的复杂SoC制造商来说，无疑是一把打开“黑盒”测试大门的钥匙。接下来，我将为你详细拆解这套方法的原理、实操步骤以及我们在实践中总结出的关键经验。

2. 核心原理：为何电流和内存翻转能成为“压力探针”？

要理解这套方法，首先要明白老化测试中“电气应力”的本质目标。我们施加应力，不是为了把芯片“烧坏”，而是为了在高温、高压的加速环境下，让那些在常规测试中隐藏的、对时间或电压敏感的潜在缺陷（如栅氧层缺陷、电迁移早期迹象）提前暴露出来。有效的电气应力需要满足两个核心条件：高激活度和均匀性。

2.1 动态电流消耗：电路活动的“热量计”

当一个数字电路运行时，其动态功耗主要来自晶体管开关时对负载电容的充放电。电流消耗的强弱，直接反映了电路内部节点翻转（Toggle）的活跃程度。更多的节点翻转、更快的翻转频率，都会导致更高的瞬态电流。因此，测量一个功能测试程序执行时芯片（或特定电源域）的电流，可以作为一个非常有效的、间接衡量其内部电路活动强度的宏观指标。

注意：这里测量的是运行AI加速器特定任务时的动态电流，需要将芯片其他部分（如CPU核心）置于空闲或低功耗模式，以最小化背景噪声。电流测量本身是一个成熟的工程技术，通常采用串联采样电阻（Shunt Resistor）配合高精度模数转换器（ADC）的方案，成本可以控制在很低（文中提及约5美元）。

2.2 内存翻转指标：架构层面的“活动地图”

AI硬件加速器通常包含专用的数据内存（RAM）和一系列控制/状态寄存器。从程序员的角度看，这些存储单元是唯一可以直接观察和操控的接口。测试程序的内容，本质上就是写入这些内存和寄存器的数据序列。

内存翻转指标就是从这一视角出发定义的：

• 内存翻转覆盖率（MTC）：在整个测试程序序列执行过程中，内存/寄存器中发生过至少一次0->1或1->0翻转的比特位所占的百分比。它衡量的是测试对可寻址存储单元的“激活”广度。
• 内存翻转活动度（MTA）：进一步衡量翻转的“强度”，包括平均翻转次数（AVG(MTA)）和翻转次数的方差（VAR(MTA)）。高平均值代表整体活跃，低方差代表活跃度分布均匀。

其背后的逻辑假设是：内存/寄存器比特的翻转活动，与驱动这些存储单元的内部组合逻辑（Logic Cone）的翻转活动强相关。如果一个存储单元在整个测试中保持恒定值（0或1），那么驱动它的上游逻辑很可能也处于静止状态，未被充分激活。反之，频繁翻转的内存位，更有可能“唤醒”其相连的内部电路网络。

2.3 双指标联动的威力：从“高能耗”到“高且匀”

仅有高电流消耗是不够的。想象两个测试程序A和B，它们都导致芯片消耗了很高的电流。但有可能A程序只是在反复“折腾”加速器中的某几个计算单元（例如特定的乘法器阵列），而B程序则更平均地使用了所有计算资源。从电流表上看，两者可能相差无几，但B程序带来的内部应力分布显然更均匀，对发现隐藏在“冷门”区域的缺陷更有利。

这就是引入内存翻转指标的意义所在。电流指标帮我们快速从海量程序中筛选出“高潜力股”（高活动度候选），而内存翻转指标则负责在这些高潜力股中，剔除那些“重复建设”的程序，挑选出能互补覆盖不同内存区域、从而有望激活不同内部电路路径的程序组合。最终目标是形成一个测试模式集，其整体能实现接近100%的MTC，同时保持较高的AVG(MTA)和较低的VAR(MTA)。

3. 方法实操：从理论到硅片验证的完整流程

理解了“为什么”之后，我们来看“怎么做”。整个流程可以清晰地分为四个阶段：候选模式生成、电流测量与分级、内存翻转分析、以及最终的筛选算法执行。

3.1 第一阶段：构建初始测试程序池

我们不需要从零开始设计复杂的AI算法。对于应力测试而言，目标是激发电路活动，而非实现正确的AI推理。因此，初始程序池可以通过相对简单的方式生成：

1. 随机填充法：针对AI加速器的专用数据RAM，按照一定比例（例如40%， 50%， 60%）随机填充逻辑‘0’和‘1’，生成大量不同的数据模式。这些模式作为加速器的输入操作数。
2. 功能有效性检查：通过一个离线的、基于加速器架构模型（如QEMU或Gem5模拟器）的工具，快速过滤掉那些会导致计算溢出（Overflow）、下溢（Underflow）或其他算术异常的模式。这一步确保生成的模式是功能上“合法”的，可以被加速器正常执行，不会因报错而提前终止。
3. 引入错误模式：特意生成一小部分会触发特定错误条件（如除以零、使用非规格化数）的模式。这些模式对于测试异常处理逻辑和相应电路路径至关重要。

实操心得：在我们的实验中，逻辑‘1’的比例在50%左右时，往往能产生最高的平均电流消耗。比例过高（如>70%）不仅容易引发算术异常，生成有效模式的耗时也会急剧增加，性价比不高。一个包含数百个模式的初始池（如原文中的700个）通常足以启动筛选流程。

3.2 第二阶段：精准的片上电流测量

这是将理论付诸实践的关键硬件步骤。测量 setup 的核心是一个能够精确采集高速电流波形的系统。

1. 测量硬件：
   • 核心：一个高边或低边电流检测电路。低成本方案可采用INA219这类集成电流传感器芯片，搭配一个毫欧级别的精密采样电阻（如100mΩ），连接到加速器的供电线上。
   • 采样率：采样频率必须与加速器的工作频率相匹配或足够高，以捕捉电流的动态变化。如果仪器采样率受限，可以通过让加速器重复执行同一测试程序多次，对采样点进行叠加平均来等效提高时间分辨率。
   • 控制与触发：需要一个主控制器（通常是SoC中的CPU或一个外部的FPGA调试器）来同步测试程序的执行和测量设备的开始/停止。
2. 固件流程： 固件运行在SoC的CPU上，负责控制整个测量流程，其状态机设计至关重要：
   • 初始化与加载：配置AI加速器，将待测的功能模式数据通过DMA加载到其专用RAM中。
   • 预热阶段（K次运行）：启动加速器连续执行该模式N次。但前K次执行的电流数据不采集。这是因为芯片上电后，结温会逐渐上升直至稳定，电流也会随之变化。预热阶段就是为了消除这种热瞬态效应，确保测量是在稳定的“热状态”下进行。
   • 测量阶段（N-K次运行）：从第K+1次运行开始，触发测量设备进行高速采样。CPU在此期间进入空闲模式，最大限度减少自身功耗对测量结果的干扰。每次加速器运行结束产生中断，CPU被唤醒以启动下一次运行。
   • 基线扣除：所有测试程序运行完毕后，测量一段时间内整个系统（CPU空闲，加速器停止）的静态电流。将此基线电流从之前的动态电流测量值中减去，得到纯粹由该测试程序在加速器上产生的动态电流分量。
   • 数据处理：对测量阶段采集的H个电流样本取平均值，作为该测试程序的最终电流消耗值Ci。

避坑指南：预热时间K的确定需要实验。可以通过监控芯片内置温度传感器的读数或观察电流曲线稳定来确定。在我们的案例中，约120秒后系统达到热稳定。测量不确定度分析（Type A和Type B）必不可少，它告诉我们测量结果的置信区间。例如，使用INA219时，其固有精度（Type B）可能在2-3%，而通过多次采样平均，随机误差（Type A）可以降到0.1%以下。

3.3 第三阶段：离线内存翻转分析

这个阶段完全在主机PC上进行，无需动用硬件。对于候选池中的每一个测试程序，我们利用其写入加速器内存/寄存器的数据序列，计算之前定义的内存翻转指标（MTC,AVG(MTA),VAR(MTA)）。

具体来说，我们将整个测试程序执行过程中，所有可寻址内存位和寄存器位的值变化历史记录下来，形成一个“比特活动时间线”。基于这个时间线，就能轻松算出：

• 有多少比例的比特至少翻转了一次（MTC）。
• 所有比特的平均翻转次数（AVG(MTA)）。
• 翻转次数的分布方差（VAR(MTA)）。

这些计算基于对加速器架构的理解（地址映射、数据位宽），不涉及任何晶体管级或门级仿真，因此速度极快。

3.4 第四阶段：排名与筛选算法

现在，我们有了每个测试程序的两个关键标签：电流消耗值（Ci）和内存翻转指标。筛选算法如下图所示，其逻辑清晰而高效：

初始：一个按电流值Ci降序排列的测试程序列表P，一个空的最终测试集S。 步骤： 1. 将列表中电流最高的程序P1加入集合S。计算当前S集合的整体MTC和MTA。 2. 取列表中下一个电流最高的程序P_next。 3. 检查将P_next加入S后，集合的整体MTC是否增加？ * 是 -> 将P_next加入S，更新集合指标，回到步骤2。 * 否 -> 进入步骤4。 4. 检查将P_next加入S后，集合的整体MTA方差（VAR(MTA)）是否降低（即分布更均匀）？ * 是 -> 将P_next加入S，更新集合指标，回到步骤2。 * 否 -> 丢弃P_next，回到步骤2。 5. 重复步骤2-4，直到集合S的整体MTC达到100%（或接近饱和），或者达到预设的测试集大小上限。

算法精髓解读：

• 电流优先：算法首先信任电流这个宏观物理指标，优先挑选“能耗大户”，因为它们最有可能激发强烈的电路活动。
• MTC驱动覆盖：MTC的增加是首要筛选条件，这确保了每一个新加入的程序都在激活之前未被触及的内存区域，从而扩大内部电路的激活范围。
• MTA方差优化均匀性：当新程序无法提高覆盖率时，算法转而寻求优化应力分布的均匀性。降低方差意味着避免某些区域过度“劳累”而另一些区域“闲置”。
• 自动终止：当MTC达到100%，意味着所有可观测内存位都至少被激活过一次，算法自然停止，此时得到的测试集在架构层面已实现最大覆盖。

4. 实验结果与深度分析：方法真的有效吗？

理论很美好，但硅片上的数据才是硬道理。研究团队在两个STMicroelectronics的汽车SoC上进行了验证，结果令人信服。

4.1 实验设置与数据

以第一个SoC（DUT1）为例，其AI加速器包含约8万门电路和一个32KB专用RAM。初始生成了700个功能测试程序，按内存中‘1’的比例分类（A类：50%， B类：40%等）。每个程序都经历了前述的电流测量流程。

表：初始程序池特征与电流消耗（示例）

经过排名与筛选算法，最终从700个程序中选出了30个“精英”程序，外加2个触发错误的程序，共同组成了32个程序的功能应力测试集。

4.2 黄金标准验证：与网表仿真对比

最有力的证明是将其结果与“上帝视角”——门级网表仿真进行对比。虽然该方法不依赖网表，但研究者为了验证，动用了网表仿真来计算真实的电路节点翻转覆盖率（TC）和翻转活动度（TA）。

他们将筛选出的32个程序集，与以下几种方案进行对比：

1. 随机选择：从池中随机选取32个程序，重复10次取平均。
2. 基于网表的遗传算法：使用遗传算法，以网表TC/TA为适应度函数，优化生成32个程序（耗时与电流测量法相同）。
3. 扫描应力测试：使用传统的基于扫描链（Scan Chain）的ATPG生成的32个和512个应力测试模式集。

表：不同方法在DUT1上的应力效果对比（摘要）

结果解读与洞见：

• 超越随机：本文方法在相同的程序数量（32个）下，达到了与随机选择相近的翻转覆盖率（TC）（94.73% vs ~94.62%），但平均翻转活动度（AVG(TA)）几乎是随机的1.5倍以上。这意味着我们的方法筛选出的程序，能让电路节点“动”得更频繁，应力强度更大。
• 媲美甚至超越网表优化：基于网表的遗传算法，在同等时间预算内，由于门级仿真速度极慢，只能评估200个程序，其TC和TA结果远不如本文方法。这凸显了本文方法在效率上的巨大优势——电流测量是物理执行，速度远快于门级仿真。
• 与扫描测试互补：纯扫描测试（32个模式）虽然TC略高一点，且方差极低（应力非常均匀），但其TA值非常低，意味着应力“强度”不足。而本文方法提供了高强度的功能应力。更重要的是，将两者结合（32扫描+32功能），TC提升至96.57%，且TA值依然保持高位。这证明了功能应力是对结构（扫描）应力的完美补充。
• 关于方差：本文方法的TA方差（VAR(TA)）比扫描测试高，但比随机选择低。这符合预期：功能程序由于执行的是真实操作，其活动天然地会集中在某些功能单元（如ALU阵列），均匀性不如为均匀分布而优化的扫描测试。但我们的筛选算法通过优化MTA方差，已经显著改善了均匀性，使其远好于随机选择。

4.3 布局热图可视化：应力如何分布？

文字和数字可能不够直观，研究者还将应力效果映射到了芯片的布局图上，生成了热力图。

• 扫描应力：热力图显示应力非常均匀地分布在整个加速器区域，颜色一致，但颜色较浅（对应低TA值）。
• 随机功能程序集：热力图呈现斑驳状，有些区域亮（高活动），有些区域暗（低活动），分布不均且整体亮度一般。
• 本文方法筛选出的程序集：热力图显示大部分区域都被点亮，且亮度显著高于随机集，同时避免了大规模的黑暗区域。这直观地证明了我们的方法在提升强度和改善均匀性两方面的成功。

4.4 第二个案例（DUT2）的复现：方法的可移植性

为了证明方法的普适性，研究者在同一芯片家族的另一个更复杂的低功耗汽车SoC（DUT2）上复现了实验。该芯片虽集成相同的AI加速器IP，但经过了不同的综合优化和DFT处理。

使用完全相同的流程和参数，方法成功筛选出了另一组32个功能程序。其效果对比与DUT1结论一致：在达到与随机选择相当TC（96.26%）的同时，AVG(TA)大幅领先（4,228,201 vs ~2,650,194）。这强有力地证明了该方法在不同芯片实例上的可移植性和鲁棒性。

5. 工程实践中的挑战与解决方案

将这套方法论落地到实际的芯片测试环境中，会遇到一些预料之中和预料之外的挑战。以下是我们从实验和思考中总结出的关键点。

5.1 测量系统的精度与噪声控制

电流测量是本方法的基石，其精度直接影响到程序排名的可信度。

• 挑战1：采样分辨率与噪声。低成本电流传感器（如INA219）的理论分辨率可能只有0.2mA，而不同程序间的电流差异可能仅在几mA甚至更小。环境噪声、电源纹波都会干扰测量。
• 解决方案：
  • 多次平均：这是对抗随机噪声最有效的方法。如实验中，对每个程序在稳态下采集H=140个样本进行平均，将Type A不确定度降低到0.1%以下。
  • 硬件滤波：在采样电阻两端添加适当的RC滤波电路，滤除高频噪声。
  • 温度控制：尽可能在恒温箱（Climatic Chamber）中进行测量，消除环境温度波动带来的电流漂移。如果条件不允许，则必须严格执行“预热阶段”和“基线扣除”步骤。
  • 选择更优的传感器：对于更高精度的需求，可以考虑使用带更高分辨率ADC（如16位）的专用电流检测放大器，或采用基于磁感应的隔离电流探头，它们带宽更高，对回路影响小。

5.2 测试程序生成的“有效性”边界

我们通过随机生成并过滤异常来创建程序池，但这存在局限性。

• 挑战2：功能合法性与结构多样性的平衡。完全随机的数据可能大量触发算术异常，导致有效程序生成效率低下。而过于保守的生成规则（如严格控制数值范围）又可能限制数据模式的多样性，从而影响对电路角落情况的激活。
• 解决方案与进阶思路：
  • 基于架构知识的约束随机：利用对AI加速器数据格式（如定点数表示范围、浮点数特殊值）的了解，制定随机约束，大幅提高有效程序的生成率。
  • 引入真实工作负载片段：可以将验证阶段使用的真实神经网络推理输入数据（如图像、传感器数据）作为种子，对其进行变异、裁剪、叠加噪声，生成既功能合法又贴近实际场景的应力程序。这能更好地模拟芯片真实工作状态下的应力。
  • 结合轻量级仿真：在生成阶段，不仅检查算术异常，还可以利用周期精确（Cycle-Accurate）的架构模型，快速估算程序的理论计算活跃度（如MAC操作次数、内存访问模式），作为预筛选指标，进一步提升初始池的质量。

5.3 筛选算法的参数与终止条件

算法核心虽简单，但一些细节决定最终效果。

• 挑战3：MTC无法达到100%。在某些加速器设计中，可能存在一些只读状态位或永远由硬件固定驱动的寄存器位，它们在功能上就是不可翻转的。追求100%的MTC是不现实且无意义的。
• 解决方案：
  • 设定合理的MTC目标阈值：例如95%或98%。当连续筛选多个程序都无法显著提升MTC（如增长小于0.1%）时，即可认为已达到饱和，提前终止算法。
  • 定义“可翻转位”掩码：根据加速器用户手册，提前标识出那些理论上可写的存储位。MTC的计算仅基于这些位，忽略只读位。这使指标更具指导意义。
  • 引入时间/数量预算：在实际产线测试中，老化测试时间是有严格预算的。我们可以将最终测试集的总执行时间或程序数量作为一个硬约束，算法在此约束内优化MTC和MTA方差。

5.4 与现有测试流程的集成

这套方法生成的最终是一个功能测试程序序列，需要集成到现有的老化测试流程中。

• 挑战4：测试执行与管理。如何在老化测试机上自动、可靠地加载和运行这些程序？如何监控执行过程？
• 解决方案：
  • 固件镜像化：将筛选出的程序序列、以及控制它们循环执行的调度器，编译成一个完整的固件镜像。通过测试机（ATE）或独立的FPGA调试器（如原文所用）将此镜像烧录到芯片的Flash或通过接口直接加载到RAM中执行。
  • 通信与监控：设计简单的心跳或状态回报机制。例如，每完成一个程序的应力测试，通过某个GPIO引脚输出一个脉冲，或向某个内存地址写入特定值。测试机可以监控这些信号，确保测试正在按预期执行，没有发生死机或程序跑飞。
  • 与扫描应力交替进行：如实验结果所示，功能应力与扫描应力是互补的。可以在老化测试计划中，安排两者交替进行，例如先运行1小时扫描应力，再运行1小时功能应力，循环往复，以达到强度和均匀性的最佳平衡。

6. 总结与展望：不止于老化测试

回顾整个流程，这套无网表依赖的功能应力模式生成策略，其强大之处在于它巧妙地运用了系统级思维和启发式方法，解决了集成电路测试中一个日益普遍的痛点——对第三方IP内部不可知性的测试难题。它不追求完美的、理论上的最优解，而是在工程可实现的时间和经济成本内，找到一种高度有效的次优解。

我个人在实际操作中的体会是，这套方法最大的优势在于它的“可观测性”和“快速迭代”能力。传统的基于仿真的方法，一旦网表或测试平台有变，就需要重新运行耗时数天甚至数周的仿真。而我们的方法，建立好电流测量平台后，评估一个新的测试程序只需要几分钟（主要是执行时间和通信时间）。这意味着我们可以快速验证新的测试想法，或者当芯片设计有小幅修订（Rev B）时，能迅速重新评估和更新应力测试集。

更重要的是，这项技术的应用场景可以扩展到老化测试之外：

• 系统级测试（SLT）：在封装后的最终测试阶段，SLT需要运行复杂的系统级软件。对于集成了“黑盒”AI加速器的SoC，可以使用该方法筛选出高强度的功能测试程序，作为SLT测试套件的一部分，用于筛查系统集成缺陷或对电压/温度敏感的缺陷。
• 早期可靠性评估：在新芯片样片（Engineering Sample）阶段，可以用该方法快速筛选出一套应力程序，结合高温老化板（HTOL），在短时间内对芯片的可靠性进行初步评估和摸底。
• 测试程序优化：即使拥有完整的网表，该方法也可以作为一个快速的预筛选工具。先用电流测量从海量程序中快速挑出“高潜力”子集，再对这个较小的子集进行精确的门级仿真评估，可以极大节省计算资源。

最后，一个值得思考的扩展方向是智能化。目前的筛选算法是确定性的启发式算法。未来，是否可以引入机器学习模型？例如，用已测量的一小部分程序及其对应的电流、MTC/TA数据（通过仿真或部分芯片的破坏性物理分析获得）来训练一个预测模型。这个模型可以根据新程序的代码特征或简单的架构仿真结果，直接预测其应力效果，从而进一步减少需要上机实测的程序数量，将效率提升到新的高度。这或许是将这项实用工程技术推向更智能化未来的关键一步。