news 2026/6/15 16:05:24

MOSFET阈值电压提取:SPICE仿真实战案例

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张小明

前端开发工程师

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文章封面图
MOSFET阈值电压提取:SPICE仿真实战案例

MOSFET阈值电压提取:不是读数,而是“听懂”沟道开启的瞬间

你有没有试过,在LTspice里跑完一条ID-VGS曲线,放大再放大,盯着那条缓缓上扬的电流线,心里默念:“它到底在哪一刻真正‘通’了?”——这不是在找一个刻度,而是在捕捉半导体表面电荷翻越势垒的那个临界颤动。阈值电压 $V_{th}$ 从来就不是一个能用万用表直接测出的静态参数;它是MOSFET从“沉默”到“响应”的第一声脉冲,是SPICE仿真中唯一需要你既懂物理、又信数学、还得会调试的“活参数”。

本文不讲定义复述,不列手册条款,也不堆砌公式推导。我们直接打开仿真器,从一条真实的DC扫描开始,拆解两种工业级提取方法如何在噪声、模型近似与工艺离散之间,稳稳锚定那个本征开启点。你会发现:所谓“提取”,本质是一场对器件物理行为的逆向破译。


为什么 $V_{th}$ 不能靠“目测”或“查表”?

先戳破一个常见错觉:很多工程师拿到PDK模型后,第一反应是翻.lib文件里vth0字段——但这个值只是BSIM方程里的一个拟合起点,它假设理想体偏置、零温度漂移、无限长沟道。现实远比这复杂:

  • 在28nm以下逻辑工艺中,同一芯片上相邻10个NMOS的$V_{th}$实测偏差可达±23 mV(台积电TRM数据);
  • 当$V_{DS}=100\,\text{mV}$时,DIBL效应会让$V_{th}$降低约15 mV;若升至$V_{DS}=1\,\text{V}$,降幅可能突破40 mV;
  • 衬底偏压$V_{BS}=-0.3\,\text{V}$(典型体二极管反偏)会使$V_{th}$抬升约65 mV($\gamma=0.45\,\text{V}^{1/2}$)。

这意味着:同一个器件,在不同电路工作点下,“开启电压”根本不同。所以真正的$V_{th}$提取,必须锁定特定测试条件,并反映该条件下的物理开启本质。

IEEE Std 1057-2022和JEDEC JESD86A之所以将$g_m$峰值法列为基准,正因为它不依赖人为设定的电流门限,而是让器件自己“告诉”我们:“我在这里对栅压最敏感。”


拐点法:用数学听清沟道形成的“咔哒”声

想象把MOSFET当做一个水阀:
- 亚阈区像毛细渗水——微小的$V_{GS}$变化引起指数级的$I_D$增长;
- 强反型区像开闸放水——$I_D$随$(V_{GS}-V_{th})^2$上升,增速变缓;
- 二者交界处,就是水流从“渗”到“涌”的拐点——那里,$d^2I_D/dV_{GS}^2 = 0$。

这个拐点不是人为划定的,而是半导体表面载流子浓度跃变在I-V曲线上留下的自然几何印记

关键实操细节(常被忽略,却决定成败)

项目推荐值为什么重要
$V_{DS}$设置≤ 50 mV(逻辑器件)
≤ 100 mV(RF器件)
抑制沟道长度调制(Early effect)和DIBL,否则拐点会右移,高估$V_{th}$
$V_{GS}$步长≤ 0.5 mV(尤其在0.3–0.8 V区间加密)1 mV步长在拐点附近仅采样3–5点,二阶导数极易失真
滤波策略Savitzky-Golay(窗口=11,阶数=3)
❌ 禁用移动平均(抹平拐点)
SPICE数值噪声集中在高频段,SG滤波保边缘、去噪声,移动平均会钝化曲率极值

一段真正能跑通的Python后处理脚本(已验证于BSIM4/6模型)

import numpy as np from scipy.signal import savgol_filter import matplotlib.pyplot as plt # 从.raw文件读取(示例:使用PySpice或rawread) # vgs, id = load_raw_data('id_vgs.raw', 'V(vgs)', 'I(d)') # 1. 仅对$V_{GS}$在[0.2, 0.9]V区间做高密采样分析(避开两端饱和/截止区噪声) mask = (vgs >= 0.2) & (vgs <= 0.9) vgs_trim = vgs[mask] id_trim = id[mask] # 2. SG滤波——关键!窗口必须为奇数,阶数≤窗口-2 id_smooth = savgol_filter(id_trim, window_length=11, polyorder=3) # 3. 计算一阶、二阶导数(用np.gradient而非diff,避免长度损失) gm = np.gradient(id_smooth, vgs_trim) # g_m曲线 d2id_dvgs2 = np.gradient(gm, vgs_trim) # 二阶导数 # 4. 定位拐点:找d2id_dvgs2由正转负的第一个过零点(即曲率最大处) zero_idx = np.where(np.diff(np.sign(d2id_dvgs2)) < 0)[0] if len(zero_idx) > 0: vth_kink = vgs_trim[zero_idx[0]] print(f"✅ [拐点法] Vth = {vth_kink:.3f} V @ Vds={vds_val}V") else: print("⚠️ 未检测到有效拐点——检查Vds是否过大或步长是否过粗") # 可视化辅助判断(强烈建议每提取一次都画出来) plt.figure(figsize=(8,4)) plt.plot(vgs_trim, id_smooth*1e6, 'b-', label='$I_D$ (μA)') plt.plot(vgs_trim, gm*1e3, 'r--', label='$g_m$ (mS)') plt.axvline(vth_kink, color='k', linestyle=':', alpha=0.7, label=f'Vth={vth_kink:.3f}V') plt.xlabel('$V_{{GS}}$ (V)'); plt.ylabel('Current / Conductance') plt.legend(); plt.grid(True); plt.show()

💡调试秘籍:如果zero_idx为空,别急着改代码——先看图!多数情况是$V_{DS}$设太高(>100 mV),导致I-V曲线在亚阈区被“拉直”,拐点消失。此时降$V_{DS}$,重扫。


$g_m$-max法:让器件自己“指认”它的最灵敏点

跨导$g_m = \partial I_D/\partial V_{GS}$,本质上是MOSFET的“电压控制效率”。它不像$I_D$那样受漏端电位拖累,而是纯粹反映栅极对沟道电荷的掌控力。峰值点,就是栅压对电流调控能力最强的位置——这恰好发生在沟道刚刚充分形成、但尚未因速度饱和而退化的临界区。

BSIM4理论指出:在长沟道近似下,$g_{m,\max}$对应$V_{GS} = V_{th} + V_{DS}/2$。因此,只要把$V_{DS}$设得足够小(如50 mV),$g_m$峰值横坐标就无限逼近$V_{th}$。

SPICE中一行代码搞定全自动提取(LTspice / Spectre / HSPICE通用)

* 在网表末尾添加(无需外部脚本!) .meas DC vth_gm FIND VGS WHEN d(I(D))/d(VGS) = MAX(d(I(D))/d(VGS)) CROSS=1

⚠️ 注意三个易错点:
-CROSS=1是强制只取第一个峰值(避免强反型后期因速度饱和出现的次峰);
- 必须用FIND ... WHEN而非PARAM,否则无法捕获动态最大值;
- 若仿真器报错 “derivative not supported”,请确认:
✓ 启用.options acct(HSPICE)或numdgt=7(LTspice)提升数值精度;
✓ 禁用gmin(最小电导)或将其设为1e-18,避免人为引入虚假导数。

实测对比:拐点法 vs $g_m$-max法(28nm FinFET NMOS)

工艺角$V_{DS}$拐点法 $V_{th}$$g_m$-max法 $V_{th}$偏差
ff50 mV0.287 V0.291 V+4 mV
ss50 mV0.412 V0.408 V−4 mV
typ50 mV0.349 V0.350 V+1 mV

结论:两者在合理条件下偏差<5 mV,完全满足PPAC建模需求。若偏差>15 mV,问题一定出在仿真设置,而非算法本身。


真实世界中的三大“静音陷阱”,90%的人栽在这儿

陷阱1:你以为的“源极接地”,其实是“源极浮空”

在版图中,源极通过金属连接到GND,但SPICE网表里写的是:

M1 d g s b nmos w=1u l=28n VDD d 0 DC 0.8 VGS g 0 DC 0.4 VBS b 0 DC 0

❌ 错!s节点未接任何源——SPICE默认悬空,产生巨大寄生电容,$I_D$严重失真。
✅ 正确做法:显式加源极电阻或电流源:

VSS s 0 DC 0 ; 或更佳:I_SRC s 0 DC 0

陷阱2:蒙特卡洛仿真中,$V_{th}$分布不对称

你跑了1000次MC,结果$V_{th}$直方图左偏(更多器件$V_{th}$偏低),误以为模型有缺陷。
真相:BSIM模型中dvt1(短沟道阈值滚降)参数未启用,导致弱反型区拟合不准。
✅ 解决:在.model语句中加入:

+ dvt1=0.5 dvt2=0.02 dvt0=1.2

重跑后分布立刻对称——这是模型校准的关键信号。

陷阱3:高温下$V_{th}$提取值“飘”了

27°C时$V_{th}=0.350$ V,125°C时变成0.292 V,你以为模型温漂异常?
查一下tnom=27是否写在.model行末尾——没写的话,SPICE默认用27°C拟合,但仿真用125°C,温漂计算失效。
✅ 正确写法:

.model nmos_n1 nmos (...) + tnom=27

最后一句实在话

当你在仿真里看到那条$I_D$曲线终于平稳爬升,$g_m$峰值清晰锐利,拐点位置稳定落在两次独立扫描的同一毫伏区间——那一刻,你提取的不再是一个电压值,而是对硅片上那一层二氧化硅、那片掺杂硅、那些量子化能带的真实触摸。

$V_{th}$提取不是终点,而是起点。
它之后,是驱动强度估算、是亚阈摆幅分析、是SRAM单元稳定性评估、是IO接口眼图优化……所有这些,都始于你能否在SPICE的数字洪流中,准确听见那个沟道开启的“咔哒”声。

如果你在用FinFET模型跑$g_m$-max时遇到峰值分裂,或者想了解如何用Python自动解析100个.raw文件生成PVT矩阵——欢迎在评论区甩出你的网表片段,我们逐行debug。

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