news 2026/5/1 7:16:49

从零到一：FPGA交通信号灯设计的VHDL实战指南

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张小明

前端开发工程师

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从零到一：FPGA交通信号灯设计的VHDL实战指南

从零到一：FPGA交通信号灯设计的VHDL实战指南

第一次接触FPGA交通信号灯设计时，我被那个闪烁的数码管迷住了——原来几行代码就能让硬件"活"起来。这不是普通的编程，而是用VHDL在硅片上雕刻数字逻辑的艺术。本文将带你完整走一遍从需求分析到Quartus II仿真的全流程，重点解决多进程协作和状态机设计这两个让初学者头疼的难点。

1. 需求分析与系统架构设计

交通信号灯看似简单，实则暗藏玄机。一个标准的十字路口需要协调两组信号灯（东西向和南北向），每组包含红黄绿三色LED。我们的设计要处理三个核心问题：时序控制、状态转换和异常处理。

典型需求规格：

  • 基础周期：50秒循环（可配置）
  • 默认时序：
    • 东西向绿灯25秒 → 黄灯5秒 → 红灯20秒
    • 南北向红灯30秒 → 绿灯15秒 → 黄灯5秒
  • 特殊模式：紧急情况下全亮红灯
  • 显示需求：七段数码管显示当前状态剩余时间

系统架构采用经典的"分而治之"策略，通过三个并行的VHDL进程实现：

entity traffic_light is Port ( clk : in STD_LOGIC; -- 50MHz时钟 reset : in STD_LOGIC; -- 异步复位 emergency: in STD_LOGIC; -- 紧急信号 red_ns : out STD_LOGIC; -- 南北红灯 yellow_ns: out STD_LOGIC; -- 南北黄灯 green_ns : out STD_LOGIC; -- 南北绿灯 red_ew : out STD_LOGIC; -- 东西红灯 yellow_ew: out STD_LOGIC; -- 东西黄灯 green_ew : out STD_LOGIC; -- 东西绿灯 seg : out STD_LOGIC_VECTOR(6 downto 0); -- 七段显示 an : out STD_LOGIC_VECTOR(3 downto 0) -- 位选信号 ); end traffic_light;

2. 时钟分频与计时控制

FPGA的50MHz时钟对于交通灯来说太快了，需要分频到1Hz（1秒周期）。这里采用计数器分频法，同时处理倒计时逻辑：

-- 分频计数器（50MHz→1Hz） process(clk, reset) begin if reset = '1' then clk_1Hz <= '0'; counter_1Hz <= 0; elsif rising_edge(clk) then if counter_1Hz = 24999999 then -- 50MHz/2-1 clk_1Hz <= not clk_1Hz; counter_1Hz <= 0; else counter_1Hz <= counter_1Hz + 1; end if; end if; end process; -- 交通灯计时器 process(clk_1Hz, reset) begin if reset = '1' then count_value <= 50; elsif rising_edge(clk_1Hz) then if emergency = '0' then -- 非紧急模式才计时 if count_value = 0 then count_value <= 50; -- 循环计数 else count_value <= count_value - 1; end if; end if; end if; end process;

常见问题排查：

  • 计数器位数不足会导致周期错误（50秒需要至少6位）
  • 异步复位信号需要做同步处理避免亚稳态
  • 分频系数计算错误会导致时序偏差（实际应为50,000,000/2-1）

3. 状态机设计与实现

交通灯的本质是状态机，用VHDL的枚举类型可以优雅地描述：

type state_type is (EW_GREEN_NS_RED, -- 东西绿灯/南北红灯 EW_YELLOW_NS_RED, -- 东西黄灯/南北红灯 EW_RED_NS_GREEN, -- 东西红灯/南北绿灯 EW_RED_NS_YELLOW); -- 东西红灯/南北黄灯 signal current_state, next_state : state_type; -- 状态转换逻辑 process(current_state, count_value) begin case current_state is when EW_GREEN_NS_RED => if count_value <= 5 then -- 最后5秒进入黄灯 next_state <= EW_YELLOW_NS_RED; else next_state <= EW_GREEN_NS_RED; end if; when EW_YELLOW_NS_RED => if count_value = 0 then next_state <= EW_RED_NS_GREEN; else next_state <= EW_YELLOW_NS_RED; end if; -- 其他状态转换类似... end case; end process; -- 输出逻辑 process(current_state) begin -- 默认值 red_ns <= '0'; green_ns <= '0'; yellow_ns <= '0'; red_ew <= '0'; green_ew <= '0'; yellow_ew <= '0'; case current_state is when EW_GREEN_NS_RED => green_ew <= '1'; red_ns <= '1'; when EW_YELLOW_NS_RED => yellow_ew <= '1'; red_ns <= '1'; -- 其他状态输出... end case; end process;

状态机设计技巧：

  • 使用双进程结构（状态转换+输出）提高可读性
  • 为每个状态添加注释说明物理意义
  • 用常量定义时间阈值便于后期修改
  • 添加default分支处理未定义状态

4. 数码管动态扫描实现

七段数码管需要动态扫描才能稳定显示，核心是位选切换和段码生成：

-- 数码管扫描计数器（1kHz刷新率） process(clk) begin if rising_edge(clk) then if scan_counter = 49999 then -- 50MHz/1kHz scan_counter <= 0; an <= an(2 downto 0) & an(3); -- 循环移位 else scan_counter <= scan_counter + 1; end if; end if; end process; -- BCD转七段码 with digit select seg <= "1000000" when "0000", -- 0 "1111001" when "0001", -- 1 "0100100" when "0010", -- 2 -- 其他数字编码... "1111111" when others; -- 全灭 -- 显示数据选择 process(an, count_value) begin case an is when "1110" => digit <= std_logic_vector(to_unsigned(count_value/10, 4)); -- 十位 when "1101" => digit <= std_logic_vector(to_unsigned(count_value mod 10, 4)); -- 个位 when others => digit <= "1111"; -- 关闭显示 end case; end process;

动态扫描要点：

  • 刷新率需>100Hz避免闪烁（人眼暂留效应）
  • 位选信号需与段码严格同步
  • 消隐处理（显示切换时的短暂关闭）
  • 共阳/共阴接法决定段码逻辑电平

5. Quartus II工程配置与仿真

工程建立后，关键配置步骤如下：

  1. 器件选择：根据开发板选对应FPGA型号（如Cyclone IV EP4CE6）
  2. 引脚分配：将信号映射到实际物理引脚
    set_location_assignment PIN_23 -to clk set_location_assignment PIN_45 -to red_ns
  3. 时序约束：添加50MHz时钟约束
    create_clock -name clk -period 20 [get_ports clk]

仿真测试用例设计：

-- 测试时钟生成 process begin clk <= '0'; wait for 10 ns; clk <= '1'; wait for 10 ns; end process; -- 激励信号 process begin reset <= '1'; emergency <= '0'; wait for 100 ns; reset <= '0'; wait for 50 sec; -- 观察完整周期 emergency <= '1'; -- 测试紧急模式 wait for 5 sec; emergency <= '0'; wait; end process;

仿真结果分析要点：

  • 状态转换是否在正确的时间点发生
  • 紧急信号能否立即切换全红灯
  • 数码管显示值是否与倒计时匹配
  • 是否有信号冲突（如红绿灯同时亮）

6. 优化技巧与进阶设计

基础功能实现后，可以考虑以下增强：

参数化设计：

generic ( CLK_FREQ : integer := 50_000_000; -- 可配置时钟频率 GREEN_TIME : integer := 25; -- 绿灯时间 YELLOW_TIME: integer := 5 -- 黄灯时间 );

自适应时序控制：

-- 根据车流量动态调整绿灯时间 if vehicle_sensor = '1' then green_counter <= green_counter + 2; -- 延长绿灯 end if;

代码重构建议：

  • 将分频器、状态机等模块单独封装
  • 使用VHDL的package定义共享常量
  • 添加assert语句检查参数有效性

调试时遇到数码管显示乱码，最终发现是段码顺序与硬件不匹配。这个教训让我养成了在顶层注释中详细记录引脚定义的习惯。

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