不到 1300 行 Verilog 代码跑起来的极简 GPU：一份完整的 GPU 架构上手路径-编程实验室

不到 1300 行 Verilog 代码跑起来的极简 GPU：一份完整的 GPU 架构上手路径

【免费下载链接】tiny-gpuA minimal GPU design in Verilog to learn how GPUs work from the ground up项目地址: https://gitcode.com/GitHub_Trending/ti/tiny-gpu

tiny-gpu 是一个极简 GPU 实现：12 个 Verilog 文件、约 1300 行代码，却真能执行矩阵乘法和矩阵加法内核。它把渲染、光栅化这些图形功能全部砍掉，只留下指令集、多线程执行和内存访问这几块"承重墙"，专门用来回答一个问题——GPU 架构到底是怎么转起来的。

这篇文章不讲概念，带你先把这个 GPU 仿真跑起来，再顺着执行轨迹把它的内部一层层拆开。

五分钟跑起来极简 GPU 仿真

整个仿真链路只需要三样东西：iverilog（一个开源的 Verilog 编译器）、cocotb（用 Python 写的硬件测试框架）、sv2v（把 SystemVerilog 转成 Verilog 的转换器，因为 iverilog 不直接吃.sv文件）。按顺序装好它们，再建一个构建目录：

# 安装 Verilog 编译器与 cocotb 仿真框架 brew install icarus-verilog pip3 install cocotb # 从 sv2v 官方 releases 下载预编译二进制并放入 PATH，然后： mkdir build

装完就开工。仓库用 Makefile 把"转换源码 → 编译 → 仿真"整条链串好了，跑矩阵加法和矩阵乘法各只需一条命令：

# 矩阵加法内核：8 个线程并行做 8 次元素相加 make test_matadd # 矩阵乘法内核：4 个线程各算 2x2 矩阵的一个元素 make test_matmul

跑完后去test/logs目录找日志文件，里面按顺序记着：初始数据内存、逐周期执行轨迹、最终数据内存。开头能看到输入的两个矩阵，结尾就是算出来的结果矩阵。一次完整的 Verilog GPU 仿真，到这一步就算成了。🚀

看执行轨迹：亲眼看见 4 个线程并行计算

先打开矩阵乘法的日志。这个 2x2 矩阵乘法内核一共发射 4 个线程，每个线程负责结果矩阵里的一个格子：线程自己用编号算出"我负责第几行第几列"，然后沿着那个方向做点积，最后把结果写回全局内存。

轨迹日志的每一行就是一个时钟周期，你能同时看到 4 个线程各自的当前指令、程序计数器 PC 和寄存器取值。这正是 SIMD 执行在硬件上的样子：同一条指令，作用在各自的数据上。区别来自每个线程寄存器堆里几个只读寄存器——%blockIdx、%blockDim、%threadIdx，内核靠它们算出各自负责的地址。

这种结构就是两级并行模型：线程是最小执行单位，若干线程打包成一个块（Block），GPU 里的调度单元按"块"为单位分发工作。tiny-gpu 的取舍很明确——每个核心一次只处理一个块，跑完才接下一个新块。这牺牲了一些吞吐量，换来的是控制逻辑极其简单，每一行轨迹你都能看懂。

16 位指令到计算结果：极简 ISA 与六阶段流水线

打开黑盒，先看指令集。tiny-gpu 一共只有 11 条指令，每条固定 16 位，按用途分四类，每类一句话就能说清：

内存读写：LDR/STR负责从全局内存搬数据进寄存器、再把寄存器写回去，矩阵元素的每一次访问都走这里；
算术运算：ADD、SUB、MUL、DIV，由 ALU（算术逻辑单元）执行，矩阵乘法的乘和加全靠它们；
比较与跳转：CMP比较两个寄存器并把结果状态存起来，BRnzp据此决定是否跳回别的行——矩阵乘法里k < N的循环就是这么实现的；
立即数：CONST把一个常量直接塞进寄存器，不用碰内存。

寄存器用 4 位编号，总共 16 个：前 13 个随便读写，最后 3 个是只读的线程身份寄存器，SIMD 的"各自为政"就靠它们。

一条指令进来后，走的是一条六站装配线：

FETCH（取指）：按 PC 从程序内存取走 16 位指令；
DECODE（译码）：解析出操作码和操作数，变成控制信号；
REQUEST（请求）：如果是内存指令，向内存控制器发请求；
WAIT（等待）：等外部内存应答——只有内存指令真的会停在这，其他指令快速通过；
EXECUTE（执行）：ALU 完成运算；
UPDATE（更新）：结果写回寄存器堆。

六站串行、一条指令走完再走下一条，是刻意设计的：先看清每一步在干什么，后面谈流水优化才有对比。

计算核心里有什么：ALU、调度器与参数化线程数

把视角拉到整机。一次内核启动的流程是：内核代码装进程序内存，数据装进数据内存，设备控制寄存器里写入线程总数，然后拉高 start 信号。之后由分发器把线程组织成块、派发给空闲的核心，全部完成后回报 done。

整台 GPU 由这几块组成：设备控制寄存器（存"这次要发多少线程"）、分发器、可配置数量的计算核心（默认 2 个）、数据/程序内存各自的内存控制器（负责按带宽节流请求并转交响应），以及一个规划中的缓存。内存本身很小：8 位地址意味着 256 行，数据位宽 8 位、程序位宽 16 位。

每个核心内部再往下拆：取指器和译码器是全线程共享的一套，而每个线程独享一个 ALU、一个 LSU（负责内存请求的收发）、一个寄存器堆和一个 PC。关键设计在于线程数是参数THREADS_PER_BLOCK（默认 4）——改一个参数就换一种核心规格，而不是重新画电路，这让同一个设计可以拿来对比不同并行度。核心里只有一个调度器，它按块串行地驱动所有线程同步步进。这就是前文说的取舍：牺牲部分吞吐量换硬件极简，恰好是学 GPU 架构教程式理解的最好切面。