简介：本资源是2023年全国大学生电子设计竞赛H题‘信号分离系统’的完整FPGA+STM32联合实现方案，面向嵌入式与数字电路方向的初学者及课程设计、毕设实践者，解决多频混合信号实时分离与参数可视化的核心难点。资源包共434个文件，8.44MB，涵盖Quartus工程主体（.v/.sv/.qpf/.qsf）、综合与仿真关键文件（.tdf/.cdb/.hdb/.rpt）、配置与调试数据（.jic/.sof/.mif/.pin）及说明文档（readme.md、log等），体现从算法分工（STM32执行FFT并串口传参）到FPGA逻辑实现的完整协同设计思路。已有673人学习下载，提供可直接编译运行的工程框架、清晰的软硬件交互流程、实测波形稳定无频飘的验证结果，以及针对电赛测评要求的优化细节说明，助力读者深入理解跨平台信号处理系统的设计逻辑与工程落地方法。
1. 为什么用STM32做FFT、FPGA只做判决——电赛H题信号分离的“反常识”分工逻辑
2023年电赛H题要求对叠加的正弦波+方波+三角波进行实时分离，指标严苛：信噪比≥40dB时频率分辨率达1Hz，相位误差<5°，且必须在示波器上呈现稳定无频飘的单频谱线。多数参赛队试图在FPGA内完成全链路处理——从ADC采样、FFT、峰值检测到波形重构，结果卡在资源与精度的死循环里：用Xilinx FFT IP核，1024点需占用超60% LUT，定点精度导致谐波泄漏严重；改用CORDIC迭代，吞吐率又压不进200ksps。而本方案反其道而行：STM32H743以浮点协处理器加速FFT计算，仅将频率/幅值/相位三元组通过UART发给FPGA，后者专注执行判决逻辑与波形合成。实测在普联DS1000Z示波器上，基波谱线抖动<0.3格（对应±0.8Hz），远超赛题要求。这种分工不是偷懒，而是把算法复杂度交给Cortex-M7的DSP指令集（如arm_cfft_f32），把时序确定性交给FPGA的硬件流水线——当STM32在2.1ms内完成1024点FFT时，FPGA已同步完成3路波形的DDS相位累加与DAC输出控制。适合正在啃嵌入式+FPGA协同开发的本科生，尤其当你发现Keil里FFT耗时总超标、Vivado里FFT IP核约束报错时，这个架构就是救命稻草。
2. STM32端FFT引擎构建：从ADC采样到UART协议帧封装
2.1 ADC+DMA双缓冲采集与预处理
电赛H题输入信号带宽为10Hz~1kHz，按奈奎斯特准则需≥2ksps采样率。STM32H743的ADC1配置为连续转换模式，关键参数如下：
// HAL库初始化片段（需在MX_ADC_Init()后追加） hadc1.Init.ClockPrescaler = ADC_CLOCK_SYNC_PCLK_DIV4; // 保证采样周期≥12.5ns hadc1.Init.Resolution = ADC_RESOLUTION_12B; // 12位精度，动态范围72dB hadc1.Init.DataAlign = ADC_DATAALIGN_RIGHT; // 右对齐便于后续移位 hadc1.Init.ScanConvMode = ENABLE; // 多通道扫描（支持后续扩展） hadc1.Init.EOCSelection = ADC_EOC_SEQ_CONV; // 序列转换结束触发DMA hadc1.Init.LowPowerAutoWait = DISABLE; hadc1.Init.Overrun = ADC_OVR_DATA_OVERWRITTEN; // 溢出覆盖，避免DMA阻塞提示：实际测试中发现，若启用ADC内部校准（
HAL_ADCEx_Calibration_Start()）后立即启动转换，首10个采样点存在±3LSB偏移。解决方案是丢弃前32点数据，或在HAL_ADC_ConvCpltCallback()中增加校准补偿系数表。
DMA采用双缓冲模式（HAL_ADC_Start_DMA(&hadc1, (uint32_t*)adc_buffer, ADC_BUFFER_SIZE, DMA_MEMORY_INC_WORD, DMA_PERIPH_TO_MEMORY)），缓冲区大小设为1024（匹配FFT点数）。每次DMA传输完成中断中，触发FFT计算：
void HAL_ADC_ConvCpltCallback(ADC_HandleTypeDef* hadc) { if(hadc->Instance == ADC1) { // 切换缓冲区索引，避免覆盖正在FFT的数据 current_buffer = (current_buffer + 1) % 2; // 启动FFT任务（FreeRTOS任务或裸机调度） osMessageQueuePut(fft_queue, ¤t_buffer, 0U, 0U); } }2.2 浮点FFT计算与特征提取
使用ARM CMSIS-DSP库的arm_cfft_f32函数，但需注意三点陷阱：
- 输入数据格式：CMSIS要求复数输入为交错数组
[re0, im0, re1, im1, ...]，而ADC采样为纯实数。需将实数序列补零成复数：
float32_t fft_input[2048]; // 1024点实数→1024点复数（虚部全0） for(int i=0; i<1024; i++) { fft_input[2*i] = (float32_t)adc_buffer[i] - 2048.0f; // 12位ADC中心化（0x000~0xFFF→-2048~+2047） fft_input[2*i+1] = 0.0f; }- 缩放因子：
arm_cfft_f32不自动归一化，输出幅值为N倍原始值（N=1024）。需手动除以N：
arm_cfft_f32(&S, fft_input, 0, 1); // S为预先初始化的arm_cfft_instance_f32结构体 for(int i=0; i<1024; i++) { float mag = sqrtf(fft_input[2*i]*fft_input[2*i] + fft_input[2*i+1]*fft_input[2*i+1]); magnitude[i] = mag / 1024.0f; // 归一化幅值 }- 峰值检测优化：赛题要求识别主频点，但FFT频谱存在栅栏效应。采用插值法修正频率：
// 在magnitude[]中找到最大值索引peak_idx int peak_idx = argmax(magnitude, 1024); // 用相邻三点抛物线插值：f_real = f_bin * (1 + 0.5*(y1-y0)/(y1+y0-2*y2)) float y0 = magnitude[peak_idx-1], y1 = magnitude[peak_idx], y2 = magnitude[peak_idx+1]; float delta = 0.5f * (y0 - y2) / (2.0f*y1 - y0 - y2); float freq_hz = (float)peak_idx * SAMPLE_RATE / 1024.0f + delta * (SAMPLE_RATE / 1024.0f);2.3 UART协议帧设计与发送
FPGA端需解析频率、幅值、相位三参数，故定义紧凑二进制帧：
| 字段 | 长度 | 说明 |
|---|---|---|
| Header | 2B | 0xAA55同步头 |
| Freq_Hz | 4B | float32，单位Hz |
| Amp_Vpp | 4B | float32，峰峰值电压 |
| Phase_deg | 4B | float32，相位角（0~360°） |
| CRC8 | 1B | X25标准CRC，覆盖Header至Phase_deg共13字节 |
发送代码需禁用UART空闲中断干扰：
uint8_t frame[17] = {0}; frame[0] = 0xAA; frame[1] = 0x55; memcpy(&frame[2], &freq_hz, 4); memcpy(&frame[6], &_vpp, 4); memcpy(&frame[10], &phase_deg, 4); frame[14] = crc8_x25(frame, 14); // 自定义CRC函数 HAL_UART_Transmit(&huart1, frame, 17, HAL_MAX_DELAY);注意：STM32H743的USART1波特率设为921600bps（超频模式），需在
RCC_PeriphCLKInitStruct.PeriphClockSelection = RCC_PERIPHCLK_USART1中配置PLL2Q为115.2MHz，否则实际波特率偏差超3%导致FPGA接收误码。
3. FPGA端信号合成与判决逻辑：从UART解析到DDS波形生成
3.1 UART接收状态机与字节对齐
FPGA使用Verilog实现异步UART接收，核心是双触发器同步+波特率计数器+起始位检测。关键约束在于：STM32发送帧长固定17字节，需确保每帧接收后立即清空FIFO：
// uart_rx.v 关键逻辑 always @(posedge clk) begin if(rst_n == 1'b0) begin rx_state <= IDLE; bit_cnt <= 0; byte_cnt <= 0; rx_data <= 0; end else begin case(rx_state) IDLE: begin if(rx_line == 1'b0) begin // 检测下降沿 rx_state <= START; bit_cnt <= 0; end end START: begin if(bit_cnt == 4) begin // 采样中间点 rx_state <= DATA; bit_cnt <= 0; byte_cnt <= 0; end else bit_cnt <= bit_cnt + 1; end DATA: begin if(bit_cnt == 7) begin // 采样第8位（停止位前） rx_data[byte_cnt*8 +: 8] <= {rx_line, rx_data[byte_cnt*8 +: 7]}; byte_cnt <= byte_cnt + 1; if(byte_cnt == 16) rx_state <= STOP; // 收满16字节数据（Header+3*4B） end else bit_cnt <= bit_cnt + 1; end STOP: begin if(rx_line == 1'b1) begin // 确认停止位 fifo_wr_en <= 1'b1; // 写入FIFO rx_state <= IDLE; end end endcase end end提示：实际调试发现，当STM32连续发送多帧时，FPGA接收端在第2帧起始位出现亚稳态。解决方案是在
rx_line接入两级DFF同步后，增加起始位宽度滤波：仅当rx_line==0持续≥3个采样周期才触发START状态。
3.2 参数解析与判决模块
FIFO输出数据经uart_parser模块解包，重点验证CRC8并提取参数：
// parser.v reg [7:0] crc_reg; always @(posedge clk) begin if(rst_n == 1'b0) crc_reg <= 8'h00; else if(fifo_rd_en && fifo_empty == 1'b0) begin crc_reg <= crc8_next(crc_reg, fifo_dout); // X25多项式0x1021 if(fifo_cnt == 16) crc_check <= (crc_reg == fifo_dout); // 最后1字节为CRC end end // 提取频率参数（小端存储） wire [31:0] freq_raw = {fifo_dout[11:8], fifo_dout[10:8], fifo_dout[9:8], fifo_dout[8:8]}; // 转换为整数频率（单位Hz，保留1位小数） wire [15:0] freq_int = freq_raw[31:16]; // 取高16位整数部分判决逻辑针对电赛H题的三类波形：
- 正弦波：当
freq_int ∈ [10,1000] && amp_vpp > 0.5V→ 启用正弦DDS - 方波：当
freq_int ∈ [10,500] && phase_deg < 10 && amp_vpp > 0.3V→ 启用方波发生器（比较器阈值0.5*amp） - 三角波：当
freq_int ∈ [10,200] && |phase_deg-180| < 5→ 启用积分器+限幅电路
3.3 DDS波形合成与DAC接口
FPGA采用直接数字频率合成（DDS）生成正弦波，核心是相位累加器+查表：
// dds_sine.v reg [15:0] phase_acc; reg [15:0] phase_inc; always @(posedge clk) begin if(rst_n == 1'b0) phase_acc <= 0; else phase_acc <= phase_acc + phase_inc; // 相位累加 end // 相位增量计算：phase_inc = (freq_hz * 2^16) / clk_freq // 例：freq_hz=100Hz, clk_freq=100MHz → phase_inc = 65536 assign phase_inc = {8'd0, freq_int} * 65536 / 1000; // 简化计算（实际需参数化） // 查表ROM（256点正弦值，12位输出） reg [11:0] sine_lut [0:255]; initial $readmemh("sine_rom.hex", sine_lut); // 预生成ROM文件 assign dac_data = sine_lut[phase_acc[15:8]]; // 高8位寻址DAC采用AD5667（16位双通道），SPI接口时序严格：
- SCLK空闲高电平，CPOL=1, CPHA=1
- 每次发送24位数据：
[16'b0, 4'b0001, 4'b0000]（写入通道A） - SCLK频率≤10MHz，CS下降沿锁存
4. 协同调试与性能瓶颈突破：从频谱抖动到相位锁定
4.1 UART通信可靠性验证方法
单纯用逻辑分析仪抓UART波形无法暴露隐性错误。必须实施三层验证：
- 物理层：用示波器测量TX引脚，确认921600bps下码间抖动<±5ns（H743超频模式达标）
- 协议层：在FPGA端添加
rx_error_cnt计数器，统计CRC失败帧数。实测发现当STM32未关闭__disable_irq()导致ADC中断抢占UART发送时，错误率飙升至12%。解决方案：UART发送全程关中断，或改用DMA发送（HAL_UART_Transmit_DMA()） - 语义层：在STM32端发送帧中加入递增序列号，FPGA解析后比对连续性。若发现跳变，则定位为FPGA FIFO溢出——需将FIFO深度从64提升至256
4.2 FFT精度与相位误差根因分析
示波器显示频谱线抖动，表面是FPGA输出不稳定，实则源于STM32端：
- ADC参考电压漂移：使用内部VREFINT时，温度每升高1°C，12位ADC码值偏移0.8LSB。改用外部精密基准源ADR4540（4.096V），相位误差从±8°降至±2.3°
- FFT窗函数选择：默认矩形窗导致频谱泄露。改用汉宁窗：
for(int i=0; i<1024; i++) { float win = 0.5f - 0.5f*cosf(2.0f*M_PI*i/1023.0f); fft_input[2*i] *= win; }- 相位计算修正：CMSIS的
arm_cfft_f32输出相位为atan2(im,re)，但需减去窗函数引入的相位偏移（汉宁窗为π/2）：
float phase_rad = atan2f(fft_input[2*i+1], fft_input[2*i]) - M_PI/2.0f; phase_deg = fmodf(phase_rad * 180.0f / M_PI + 360.0f, 360.0f);4.3 FPGA资源优化技巧：从LUT过载到时序收敛
初始设计中DDS查表ROM占用32% Block RAM，导致综合失败。采用分布式RAM替代Block RAM：
// 将sine_lut声明为reg array而非$readmemh reg [11:0] sine_lut [0:255]; always @(*) begin case(phase_acc[15:8]) 8'h00: sine_lut_out = 12'h000; 8'h01: sine_lut_out = 12'h032; // ... 手动展开256项（工具自动生成） endcase end此法将ROM转为LUT实现，Block RAM占用降为0%，但LUT增加12%。权衡后选择该方案，因FPGA剩余LUT充足（Artix-7 100T仅用41%）。
关键技巧：当Vivado报告
WNS=-1.2ns（最差负裕量）时，不要盲目增加时钟约束。先检查report_timing_summary -delay_type min_max -path_type full_clock_paths，发现phase_acc寄存器到sine_lut_out组合逻辑路径最长。解决方案：在查表输出后插入一级寄存器（sine_lut_out_reg <= sine_lut_out），时序立即收敛至WNS=0.8ns。这是FPGA开发中“寄存器平衡”的经典实践——用面积换时序，而非强行优化逻辑。
最终系统在电赛现场实测：输入100Hz正弦+300Hz方波+500Hz三角波叠加信号，FPGA输出各路纯净波形，示波器FFT模式下基波信噪比达48.2dB，相位锁定时间<15ms。这套STM32+FPGA分工架构，把算法密集型任务交给软件生态成熟的MCU，把时序敏感型任务交给硬件确定性的FPGA，成为电赛信号类题目的高效范式。
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