FPGA实战：HDMI视频输入与环路输出实现及调试指南

在前段时间的FPGA入门调试中，HDMI视频输入与环路输出算是我踩坑最多、收获也最大的一个实验。手上这块黑金FPGA开发板，刚好把HDMI RX、TX和环路输出接口全给到了，正好适合用来把视频信号的采集、转发和重新输出整条链路彻底跑通。这篇教程我会从信号原理、硬件连接、RTL实现到调试排障完整讲一遍，适合刚做完FPGA基础流水灯、UART通信，想往图像视频方向跨一步的同学参考。

整篇内容我尽量按“先理解再动手”的顺序来组织：先建立视频数据流的整体概念，再拆解HDMI接口里最关键的信号与时序细节，然后给出基于Vivado的完整工程搭建过程，最后把调试中常见的黑屏、花屏、偏色、时序违例等问题逐个过一遍。你跟着做下来，不仅能调通这个实验，还会对整个视频传输链路有比较扎实的理解。

1. 项目背景与整体设计思路

1.1 为什么从HDMI视频输入与环路输出切入

很多FPGA学习者做到UART、SPI、I2C这类低速接口之后，都会面临一个瓶颈：接下来学什么才能既巩固时序设计能力，又贴近实际项目需求？我个人的答案是视频接口。原因很直接：视频信号对时钟要求高、数据量大、时序关系复杂，几乎能把FPGA设计里的跨时钟域处理、FIFO缓存、高速SerDes收发、时序约束这些硬技能全部串起来。

而HDMI又是目前最普及的视频接口之一，无论是显示器、电视盒子、摄像头还是开发板的扩展接口，几乎绕不开它。这次实验选择“视频输入+环路输出”的组合，设计思路是：外部HDMI信号进入开发板后，一路直接通过环路输出接口送出去，保证外部设备能正常显示，另一路同步进入FPGA进行像素数据的采集与解析。这样做的好处很明显，即使FPGA内部逻辑还在调试、随时可能出错，外部显示器端依然有稳定的视频画面，这样调试视频输入部分时就不至于盲目抓瞎。

1.2 系统架构与数据流分析

整个实验系统的数据流可以分成三条路径：

• 路径一：HDMI输入源（如笔记本、机顶盒） → HDMI输入接口 → 板载HDMI分配/缓冲电路 → HDMI环路输出接口 → 外部显示器。这条路径是纯硬件信号复制，不经过FPGA，作用是保证监视端始终有画面。
• 路径二：HDMI输入接口 → 板载分配电路 → FPGA的HDMI RX引脚 → 解码后的并行RGB像素数据 → 送入FIFO或直接供内部逻辑分析。
• 路径三：若需要FPGA处理后再输出，可以在FPGA内部将像素数据经过图像处理模块，再送入HDMI TX接口编码输出。这个过程在进阶版本里很常用，比如加个灰度转换、边缘检测或缩放算法。

从FPGA角度看，核心任务是完成路径二，并预留路径三的扩展能力。实验中我采用的是“外部硬件环路+FPGA并行采集”的结构，整体框图上就是输入信号先过板载分配器，再把其中一路接回FPGA，另一路直接驱动输出连接器。

1.3 硬件平台与开发环境准备

我这次用的平台是黑金系列的Artix-7开发板，型号是AX7A035，FPGA芯片型号XC7A35T-2FTG256，资源的量级对于跑一个HDMI输入环路实验完全够用。如果你用的是Zynq系列或者其他Artix-7板子，只要引脚约束和IP版本对得上，同样可以复现。

开发环境方面，我用的是Vivado 2018.3版本，原因是一个字：稳。2018.3对Artix-7系列的支持非常成熟，HDMI相关的IP、时序约束模板、器件库都能直接搜到。读者如果用更新的Vivado版本，操作路径基本一致，只是部分IP名称和配置界面会稍有调整。

需要注意的一点是，HDMI接口的输入电平与FPGA普通LVCMOS引脚并不直接兼容，所以板卡上通常会有专门的视频缓冲/分配芯片或者电平转换电路。开始实验前，务必先确认板卡的原理图，找到HDMI输入到FPGA之间的连接关系，别把FPGA引脚直接怼到HDMI连接器上。我的板子上实际使用了一颗HDMI 1.4分配缓冲芯片，既完成了信号分配，也完成了电平转换，这样FPGA侧收到的已经是经过缓冲的TMDS差分信号。

2. HDMI视频输入核心原理与信号链拆解

2.1 HDMI接口信号定义与时序基础

HDMI接口表面看是一个19针的连接器，但真正对FPGA开发者有意义的信号其实很集中。四条差分对负责高速数据，分别是TMDS Data2、Data1、Data0和TMDS Clock，其中差分数据对传输的是编码后的视频像素数据和控制数据，差分时钟对则提供像素时钟参考。

除了这四条差分对外，还有几根低速控制信号也需要重点理解：

• HPD（Hot Plug Detect）：热插拔检测，由接收端（显示器或开发板）上拉，源端检测到高电平才认为设备已连接。
• DDC通道：实际就是I2C总线，用于源端读取接收端的EDID信息，从而知道显示设备支持的分辨率、刷新率和色彩格式。
• +5V电源：源端通过HDMI线缆为接收端提供5V电源，接收端的HPD检测和EDID读取都会用到它。

在这个实验里，FPGA核心关注的是四条TMDS差分对。数据通道上传输的内容分为三个区段：视频数据区（有效像素）、数据岛区（音频等辅助数据）和控制区（前后肩和同步信号）。这三者的切换由包头的控制信号决定，解码逻辑就是根据这些信号把像素数据从码流里切出来。

2.2 TMDS编解码与通道映射

TMDS的全称是Transition Minimized Differential Signaling，翻译过来是“过渡最小化差分信号”。它的核心思想是：在发送端把8位像素数据编码成10位数据，其中尽量减小电平翻转次数，从而降低高频噪声和电磁辐射，同时用差分信号传递保证抗干扰能力。

编码过程分为两个阶段：第一阶段是做异或或同或运算，让传输的比特序列中0和1的数量尽可能均衡，控制直流平衡；第二阶段是把8位扩展成10位，其中低8位是处理后的数据，高两位表示编码方式。这样接收端解码时只需根据这两位的标志把10位还原回8位。

对于FPGA开发者来说，如果不用现成的HDMI PHY芯片，自己写TMDS解码会涉及高速串并转换、通道对齐、字节对齐等复杂工作。好在现在多数开发板方案会选用一颗专门的HDMI接收芯片，它把TMDS差分信号解码后直接输出并行RGB数据，FPGA侧的复杂度就大大降低了。我这次实验采用的正是这种方式：板载的HDMI分配缓冲芯片完成TMDS解码，输出24位RGB、时钟、行场同步信号给FPGA。

2.3 视频时序参数解析（以1080p@60为例）

解码之后的像素数据要正确还原成图像，必须严格依赖视频时序。这里以最常见的1080p@60Hz为例，把关键参数列出来：

理解这张表的思路是：像素时钟生成每个像素，行计数器在0到2199之间循环，帧计数器在0到1124之间循环。当计数器处于有效区时，像素数据有效；其他区域则是消隐区。FPGA解码逻辑需要依靠HSYNC、VSYNC和DE（数据使能）信号来还原出这个计数关系，DE为高时采集像素数据即可。

2.4 输入采样与像素时钟恢复

在FPGA内部重建稳定的像素时钟，是整个实验最关键的环节之一。1080p@60Hz对应的像素时钟是148.5MHz，这个频率对于Artix-7来说不算高，但要保证时钟抖动和相位关系满足高速采样要求。

实际工程里，我会用HDMI分配芯片输出的像素时钟直接作为FPGA内部视频数据通路的采样时钟来源，同时用MMCM/PLL对该时钟做相位调整或频率倍频。例如，有些分配芯片输出的是24位RGB数据和独立的时钟信号，FPGA直接用这个时钟采样即可；如果芯片输出的是DDR格式的数据，就需要用IDDR原语来在时钟上下沿各采一次。

需要特别强调的是，视频像素时钟属于高速时钟，在Vivado里一定要通过时序约束让它进入全局时钟网络（BUFG），避免走普通布线资源导致时钟偏斜过大。同时，如果后面还要把数据送进FIFO做跨时钟域处理，那么写时钟和读时钟都必须严格定义，否则很容易出现偶发的数据错位问题。

3. 环路输出与视频通路设计

3.1 为什么需要环路输出

很多第一次看到“环路输出”这个词的同学会很好奇：既然信号都已经进FPGA了，为什么还要单独做一个输出接口把原始信号再送出去？原因在工程调试里非常实际。

FPGA刚上电时，内部逻辑可能还没有正确配置，RX通路也没有稳定工作，这时候如果显示器直接接在FPGA的TX输出上，大概率是一片黑屏或花屏。环路输出把原始信号绕过FPGA直接送达显示器，相当于给调试过程保留了一个“参考画面”，你随时可以对比显示器上的内容与源端画面是否一致，从而判断问题出在输入链路还是FPGA内部逻辑。

此外，环路输出在设计上还承担了信号中继的功能。某些演示场景里，HDMI源设备需要同时带多个显示终端，或者信号要走比较长的线缆，通过环路输出可以实现简单的信号放大和转发，保证经过分配后的信号质量仍然稳定。

3.2 板载分配芯片与信号完整性处理

环路输出在硬件上不是简单地把输入引脚并联到输出引脚，因为HDMI的TMDS信号属于高速差分信号，直接并联会导致阻抗失配、反射加剧，画面会出现重影或噪点。因此板级设计几乎都会使用专门的HDMI分配或缓冲芯片。

我这块开发板上使用的方案是：HDMI输入信号先进入一颗1分2的HDMI分配芯片，芯片内部完成TMDS信号均衡、放大和重新驱动，然后输出两路信号，一路直接连接到HDMI环路输出接口，另一路连接到FPGA的HDMI RX引脚区。这种方式既保证了环路输出的信号质量，又避免了FPGA引脚直接承受高摆幅的HDMI差分信号。

从FPGA设计者的角度看，硬件上唯一需要确认的是分配芯片输出给FPGA的信号格式。有的芯片输出的是TMDS差分电平，需要FPGA内部用IBUFDS接收原语转换；有的芯片则直接输出并行RGB和同步信号，FPGA侧只需按普通并行数据接收。我的板子属于后者，所以在RTL设计里省去了高速串并转换的一大部分工作。

3.3 FPGA内部数据通路搭建

环路输出虽然不经过FPGA，但FPGA内部仍然需要搭建一套完整的视频数据采集通路，才能对输入信号进行解析和处理。我这里说的“数据通路”，主要包含以下几个模块：

首先是输入同步模块，它负责把HDMI分配芯片送来的并行RGB数据和行场同步信号同步到FPGA内部时钟域。这里要用寄存器打拍做输入同步，防止异步信号直接驱动逻辑导致亚稳态。

然后是时序解码模块，它根据HSYNC、VSYNC和DE信号恢复出像素坐标。坐标恢复后就可以对图像做逐像素或逐行处理。

再往下是FIFO缓存模块。由于输出显示和输入采集可能不在同一个时钟域，数据会先写入FIFO，再从FIFO读出，从而实现跨时钟域的无损传输。FIFO深度根据一行像素数来计算，通常设置为2048深、至少24位宽，留出足够余量。

最后是输出侧逻辑，把FIFO读出的数据连同同步信号一起送往HDMI TX端（如果需要FPGA处理后的画面），或者直接送入调试接口（如ILA逻辑分析仪）观察。本次实验先把采集到的像素数据用ILA抓出来验证，等后续需要插入图像处理算法时，再把数据送到TX端重新编码输出。

3.4 上下采样与无损传输策略

这里说的上下采样，是指在FPGA内部对视频数据做格式转换或分辨率变换。本次基础实验不涉及复杂的缩放算法，但有一个概念需要提前理解：视频数据在跨时钟域或跨模块传输时，要做到“无损”，必须保证数据吞吐率匹配。

举例来说，输入侧每像素时钟周期产生一个24位像素数据，如果输出侧像素时钟相同，那么数据率自然匹配。但如果后续你接了帧缓存模块，例如把数据写入DDR3再读出来，就会出现写带宽、读带宽与显示刷新率之间的匹配问题。这时候就需要在FIFO基础上增加帧级缓存，或者设置读写带宽的阈值。基础实验里，我只用FIFO做行级缓存，因为在环路输出场景下，FPGA处理的只是其中一路信号，不需要同时消费全部带宽，行缓存已经完全够用。

4. 实操过程：基于Vivado的完整工程搭建

4.1 创建工程与添加IP核

打开Vivado 2018.3，新建一个RTL工程，选择器件型号为xc7a35tftg256-2，名称我建议直接叫hdmi_loopback_test，方便后续辨认。

工程创建好之后，我习惯先添加几个最基础的IP核，把时钟和调试环境准备好：

• Clocking Wizard：用于生成各种工作时钟，输入时钟由板载50MHz晶振提供，输出两路，一路是逻辑主时钟100MHz，一路给后续MMCM做参考。
• ILA（Integrated Logic Analyzer）：用于抓取解码后的RGB数据和同步信号，这一步必不可少，没有ILA就很难定位黑屏到底是哪一环节的问题。
• FIFO Generator：用于视频数据的跨时钟域缓存，读时钟和写时钟分别连接输入像素时钟和输出像素时钟。

如果你使用的HDMI分配芯片直接输出并行RGB信号，那么不需要添加高速SerDes相关的IP。如果你的板子要求FPGA直接接收TMDS差分信号，那么还需要添加IBUFDS原语或者使用Xilinx提供的HDMI RX IP，配置方式会复杂很多，具体后面的常见问题里我会展开说。

4.2 配置HDMI RX与TX相关模块

本次实验的HDMI输入芯片管脚定义需要查看开发板原理图。以我手上的板子为例，FPGA与HDMI分配芯片之间连接的信号大致如下：

如果你拿到的是类似信号定义，那么在RTL里只需要把这些信号作为端口声明，并在顶层模块里连接到采集逻辑。这里有一个容易忽略的细节：检查原理图上像素数据位序是RGB还是BGR，不同分配芯片或不同板卡设计可能不同，搞反了之后画面会红蓝互换，看起来像是颜色异常，实际是位序定义问题。

至于HDMI TX部分，本次基础实验可以先不开发，但为了后续扩展，我建议把TX的并行数据接口也预留出来：pix_clk_out、vsync_out、hsync_out、de_out、rgb_out。即使当前没有接外部显示器，这组信号也可以送给ILA核对数据格式。

4.3 RTL代码编写与约束文件处理

顶层RTL代码的核心思路是：把从HDMI分配芯片采集到的数据和同步信号，经过FIFO缓存后，送给旁路观测模块，同时预留一个像素坐标计算模块来确认时序关系。

下面是一段很简化的示例代码，演示核心模块的端口连接：

module hdmi_loopback_top ( input wire clk_50m, input wire hdmi_rx_clk, input wire hdmi_rx_vsync, input wire hdmi_rx_hsync, input wire hdmi_rx_de, input wire [23:0] hdmi_rx_rgb, output wire hdmi_tx_clk, output wire hdmi_tx_vsync, output wire hdmi_tx_hsync, output wire hdmi_tx_de, output wire [23:0] hdmi_tx_rgb ); wire clk_100m; // 时钟模块 clk_wiz_0 u_clk ( .clk_in1(clk_50m), .clk_out1(clk_100m) ); // 像素坐标计算模块 wire [11:0] pix_x; wire [11:0] pix_y; video_timing_detect u_timing ( .pix_clk(hdmi_rx_clk), .hsync(hdmi_rx_hsync), .vsync(hdmi_rx_vsync), .de(hdmi_rx_de), .pix_x(pix_x), .pix_y(pix_y) ); // FIFO缓存 wire fifo_wr_en = hdmi_rx_de; wire [23:0] fifo_rd_data; fifo_generator_0 u_fifo ( .wr_clk(hdmi_rx_clk), .wr_en(fifo_wr_en), .din(hdmi_rx_rgb), .rd_clk(clk_100m), .rd_en(1'b1), .dout(fifo_rd_data) ); // 旁路输出（便于调试对比） assign hdmi_tx_clk = hdmi_rx_clk; assign hdmi_tx_vsync = hdmi_rx_vsync; assign hdmi_tx_hsync = hdmi_rx_hsync; assign hdmi_tx_de = hdmi_rx_de; assign hdmi_tx_rgb = hdmi_rx_rgb; endmodule

约束文件处理是这一节的重点。需要根据原理图把端口分配到正确的FPGA引脚，并把像素时钟创建为主时钟。这里给出最核心的两条时序约束作为参考：

create_clock -name hdmi_rx_clk -period 6.734 [get_ports hdmi_rx_clk]

1080p@60Hz像素时钟周期约6.734ns（对应148.5MHz），这条约束让综合工具能正确计算像素时钟域内部的时序收敛关系。如果你输入分辨率不确定，可以用ILA实测像素时钟频率后回填约束。

其他输入输出延迟约束，比如set_input_delay和set_output_delay，在直接用并行RGB接口时会相对宽松，但仍然是必要的。基础实验可以先不加，调试稳定后再逐步精确约束。这里要提醒的是，如果板卡的HDMI分配芯片输出的是TMDS差分信号，那么必须增加对差分输入引脚的约束，且采样时钟往往要用到MMCM的动态相位调整，复杂度直接上升一个档次。

4.4 综合、实现与调试流程

完成代码和约束之后，依次点击Synthesis、Implementation和Generate Bitstream，整个流程默认设置即可。如果时序报告出现WNS（最差负余量）为负的情况，说明时序不收敛，需要回头检查约束是否正确，或者降低逻辑路径的复杂度。对于视频数据通路，最常见的时序问题是复位信号异步释放和跨时钟域的FIFO读写时序。

生成的bitstream下载到开发板后，打开Vivado自带的Hardware Manager，添加ILA探针观测信号。推荐的观测信号顺序是：hdmi_rx_clk → hdmi_rx_vsync → hdmi_rx_hsync → hdmi_rx_de → hdmi_rx_rgb。

先把触发条件设置为上升沿触发，确认时钟存在；再把触发条件设置为vsync上升沿，确认整帧同步信号到来；最后把触发条件设置为de上升沿，观察RGB数据是否在有效像素区间内稳定变化。如果每一步都能看到预期波形，说明HDMI输入链路已经在FPGA内部跑通了。此时再看一帧数据里的像素值，如果来自笔记本的桌面画面，RGB数据应该不是全零或全FF，而是有变化的数据流。

5. 常见问题与排查技巧实录

5.1 输入信号丢失与黑屏问题

HDMI输入实验里，最让人头疼的就是黑屏，因为问题可能出在物理链路、HDMI源设备、EDID读取、FPGA解码等任何一环。

我在调试中遇到的第一类问题是电脑没有检测到HDMI外接设备。这时候观察笔记本电脑的设置，系统会提示“未检测到另一台显示器”。问题大概率出在HPD信号上，开发板的HDMI输入端口必须正确响应源端的HPD轮询，开发板侧还需要能通过DDC通道返回EDID数据。板级设计通常已经通过EEPROM存好EDID，不需要FPGA参与，但如果你的板卡设计依赖FPGA模拟EDID，那么DDC通道的I2C时序必须调试正确。

第二类问题是电脑已经检测到设备，但显示器上的环路输出画面是全黑。这时候先不要动FPGA，直接把HDMI线从开发板环路输出拔下来，插到一台已知正常的显示器上。如果此时画面正常，说明源端和分配芯片链路没问题，问题可能在环路输出接口的硬件连接上；如果画面依然黑屏，就要检查分配芯片的工作状态和供电是否正常。

第三类问题最隐蔽：环路输出画面正常，但ILA里看不到任何数据变化。这通常意味着FPGA的输入引脚约束名不对，或者分配芯片到FPGA的数据通道在PCB上存在断链，检查原理图的网络名并在约束文件里逐一核对。

5.2 图像偏色、闪烁与花屏

如果环路输出画面正常，但ILA抓到的RGB数据和实际画面内容对不上，或者出现显示端闪烁，我一般按以下顺序排查：

偏色问题优先检查RGB位序。我此前在某块板子上遇到过R和B通道颠倒的情况，画面里原本是红色的区域全部变成了蓝色，排查了很久才发现是板级原理图上的标注顺序和我的RTL定义不一致。解决办法是在RTL代码里交换一下通道，或者通过约束文件重排引脚映射。

闪屏问题优先检查电源和接地。HDMI分配芯片和FPGA的IO电源如果纹波过大，会导致TMDS解码误码率升高。手边有示波器的情况下，重点测一下HDMI输入连接器附近的5V供电和板卡的3.3V电源轨，纹波一般要控制在50mV以内。

花屏问题优先检查像素时钟。如果输入分辨率是动态切换的，比如从1080p切到720p，像素时钟会从148.5MHz降到74.25MHz，如果时钟模块没有重新锁定或者约束没有覆盖到新频率，就会出现花屏。基础实验建议固定输入分辨率，调试稳定后再考虑处理动态切换。

5.3 时序约束不满足与上板异常

综合实现后WNS为负，是视频工程里比较常见的事，很多人会下意识加大时钟约束周期，但正确的思路应该是先看关键路径在哪里。

我调试过一次典型的违例：FIFO读数据直接经过一段组合逻辑输给ILA探针，逻辑层级虽然不深，但因为ILA的采样时钟是100MHz，而FIFO读时钟也是100MHz，工具默认约束这条路径为100MHz周期，任何一个组合逻辑的小延迟都可能让路径变紧。解决办法是加一级寄存器寄存ILA的输入数据，把组合逻辑路径截断，时序立刻收敛。

另外，复位策略也很重要。我在早期版本里把整个视频通路使用同一个异步复位，结果上板后偶尔出现初始化失败，画面随机出现条纹。后来改为在像素时钟域内产生同步复位，并用一段计数器延迟释放，问题彻底消失。对于视频类设计，复位释放一定要同步到各自时钟域，不能让异步复位同时影响多个时钟域的逻辑。

5.4 HDMI供电电流与线缆选择

HDMI接口的5V供电需求很容易被忽略。很多板卡在设计时虽然标注了HDMI端口支持5V输入，但实际的供电电流余量并不大。如果源端设备输出能力弱、线缆过长或者分配芯片功耗偏高，电压会被拉低，导致信号不稳定。

我踩过的坑是使用了一根超过5米且没有认证标志的HDMI线，结果环路输出画面每隔几秒就闪断一次，开始时误以为是FPGA逻辑问题，后来换上一条1.5米的短线，问题瞬间消失。所以在调试视频类实验时，线缆选择非常关键，优先使用带有HDMI认证标识的短线，尽量把线缆长度控制在3米以内。

如果你需要把开发板作为HDMI信号的中继设备使用，还要考虑板载5V电源是否能为HDMI源端或输出端设备供电。查看原理图确认HDMI连接器的5V引脚是否有足够的电源过流能力，必要时外接USB供电或独立的5V电源为HDMI部分供电。

6. 从入门到进阶的几点体会

这次HDMI视频输入与环路输出实验做下来，我的整体感觉是：它把FPGA学习从纯逻辑仿真推向了真实的高速接口调试。你不再只是对着波形图猜测问题，而是处理真实世界里的信号完整性、电源稳定性和协议时序问题。这种转变对新手来说有一定冲击，但对于真正想用FPGA做产品的人来说，是必须跨过的一道坎。

从资源占用上看，这个实验其实并不高，Artix-7 35T芯片的剩余资源还非常多。环路输出因为绕过了FPGA核心处理，所以资源消耗更是少得可怜，但也正因如此，它非常适合作为视频接口入门实验：先跑通通路，再逐步往里面加东西。我建议初学的同学在完成当前实验后，先尝试在FPGA内部对采集到的图像做灰度转换或二值化处理，然后把处理结果通过HDMI TX端口送出去显示，这个过程就会涉及真正的图像处理算法和时序再设计。

另外一个值得深入研究的方向是帧缓存。目前只用FIFO做行级缓存，只能实现数据的实时搬运。如果要做帧率转换、画面冻结或者多窗口显示，就需要把像素数据写入DDR3/DDR4，再按显示时序读出来。这个方向涉及存储控制器的竞争仲裁、写带宽分配和读优先级管理，复杂度比本次实验高不少，但也是一条非常扎实的进阶路线。

回到今天的主题，环路输出实验的价值在于让你在一个可控、易调试的环境里，先把HDMI视频信号的采集、时序解析和数据通路这些基本功练扎实。后面不管是做HDMI摄像头采集、视频叠加还是基于视频流的AI加速，都会有很好的基础。如果在调试过程中你遇到了我这里没写到的问题，欢迎在评论区把报错截图和板卡型号发出来，我看到会尽量帮你分析。