简介：针对FPGA设计中PLL/MMCM动态频率配置的实际需求，这套资料提供了一个基于Verilog的完整Vivado仿真工程。工程围绕pll_cfg_project_1展开，演示了如何用Verilog模块实时计算PLL_M、PLL_D、PLL_N等关键参数，进而按需动态改变输出时钟频率，适合Xilinx FPGA开发者、数字IC学习者以及需要灵活时钟管理的项目参考。资源包共93个文件，主要包含Verilog/VHDL源码、XDC管脚约束、仿真测试平台、IP核配置及Tcl脚本等，整体约547KB，目录结构规范，便于直接加载到Vivado中复现和二次修改。工程中提供了pll_demo.v、pll_cfg_x1.v、pll_testbench.v等核心代码，并配合fpga_pin.xdc约束与仿真波形配置文件，方便对照学习参数计算与应用方法。目前已有1161人学习或下载。通过该工程可以系统掌握PLL/MMCM参数推导公式、动态配置模块设计方法、仿真验证流程及常见排错思路，能显著降低时钟管理开发门槛，具有很强的工程借鉴价值。 最近接了一个需求：设备要在运行过程中输出多种不同的时钟频率，但又不能每次都重新综合、重新下载比特流。说白了就是让时钟能动态“换挡”，而且换挡参数还不能靠手算。折腾了一圈，最后用 Verilog 在 Vivado 里把 Xilinx MMCM/PLL 的动态重配置（DRP）跑通了，参数由逻辑自动生成，仿真和上板都验证过。这篇文章就记录一下整个方案的思路、寄存器操作细节和调试时踩过的坑。
这篇文章适合这几类人看：正在做多速率通信或数据采集、需要在线切换采样时钟的人；对 Xilinx 7 系列 MMCM/PLL 内部结构好奇、想绕过 IP 配置界面直接操作寄存器的人；以及打算用 Verilog 写 DRP 控制器却苦于找不到完整参考的老哥。我会把参数计算逻辑、DRP 时序、Vivado 仿真工程搭建都拆开讲，最后附上调试问题清单。
1. 动态调频的底层逻辑：MMCM 与 PLL 结构简析
1.1 为什么动态配置要选 MMCM/PLL，而不是直接计数器分频
先区分一个基本概念：FPGA 内部输出可变频率，最简单的思路是写一个计数器对主时钟分频，但计数分频只能得到整数倍关系，频率分辨率太低，而且分频后的时钟抖动（jitter）往往比较差，根本无法满足高速接口或 ADC/DAC 的时钟需求。MMCM/PLL 则完全不同，它内部有一个压控振荡器（VCO），通过反馈回路把 VCO 锁定到输入参考时钟上，输出频率可以在很宽的范围内精细调节，同时靠相位对齐机制把时钟质量保持在较高水平。
动态配置的需求通常来自这类场景：一个硬件平台要兼容多种工作模式，比如通信基站的符号速率切换、软件无线电的中频频率调整、测试仪表里采样率档位切换。如果每种模式都提前生成一个比特流，不仅浪费存储资源，切换时还要重配置 FPGA，根本做不到无缝衔接。而 Xilinx 的 MMCM/PLL 在硬件上就考虑了这种需求，专门开了一个 DRP 端口，运行中改分频系数，时钟输出频率就能跟着变。
1.2 MMCM 和 PLL 的差异：选谁更合适
很多初学者会把 MMCM 和 PLL 当成管脚兼容的替代品，实际上两者在结构上有明显差别。MMCM（Mixed-Mode Clock Manager）在 PLL 的基础上增加了一些用于时钟对齐和去抖的电路，比如细粒度相移单元和占空比校正电路。对于动态配置场景，最重要的是 MMCM 的 VCO 工作范围比同系列 PLL 更宽，且输出分频器数量更多，这意味着 MMCM 能覆盖的频率组合更丰富。
从使用优先级来看，如果工程资源允许，我会优先选 MMCM。原因有三个：第一，MMCM 是 Xilinx 7 系列及之后器件的主要时钟管理单元，例化 IP 时默认模板也是 MMCM；第二，MMCM 的动态重配置寄存器位宽是 16 位，配置精度更高；第三，MMCM 在动态配置后重新锁定的时间通常在几十微秒级别，比 PLL 稍快。
注意：如果你用的器件是 Spartan-6 或更老的 Virtex-5，那对应的是 DCM 和 PLL，寄存器定义和 7 系列并不完全一样。本文所有讨论默认针对 7 系列及后续架构的 MMCM/PLL。
2. 参数自动生成：从目标频率倒推 M/D/O
2.1 VCO 频率约束与系数取值范围
MMCM 的输出频率公式并不复杂，核心在 VCO 频率：
Fvco = Fclkin × M / D
其中 M 是倍频系数，D 是输入分频系数。VCO 频率必须落在器件允许的范围内，以 7 系列 -1 速度等级为例，MMCM 的 VCO 范围一般是 600MHz 到 1200MHz。然后每个输出通道再分频得到最终频率：
Fout = Fvco / O
这里的 O 是输出分频系数。所以最终可以写成：
Fout = Fclkin × M / (D × O)
参数取值范围在 Xilinx 文档 UG472 里有明确表格，我常用的是这么一组：
- M（CLKFBOUT_MULT）：2 到 64
- D（CLKIN1_DIVIDE）：1 到 106
- O（CLKOUT0_DIVIDE）：1 到 128
注意这些范围是“硬件极限”，实际搜索算法还要叠加 VCO 约束和输出频率约束。另外还有一个隐含条件：M 和 D 的比值决定了 VCO 频率，搜索时要优先保证Fvco落在合法区间，否则锁定不了。
2.2 搜索算法的设计思路
参数自动生成本质上是解一个离散搜索问题：给定输入时钟Fclkin和目标输出频率Ftarget，找一组(M, D, O)让实际输出频率与目标值误差最小，同时满足 VCO 范围和其他硬件约束。
最简单的实现是三重循环暴力搜索。因为参数范围不大（M 约 60 个取值、D 约 100 个、O 约 128 个），总组合数在百万级别。如果用硬件逻辑实时计算，会消耗不少资源；如果事先用 Python 或 MATLAB 离线算好，把结果存成查找表，FPGA 侧只做查表操作，资源开销几乎可以忽略。
我的做法是离线生成参数表，核心思路分三步：
- 遍历所有合法的 D 和 M 组合，计算
Fvco = Fclkin × M / D，筛掉不在 VCO 范围内的组合； - 对每个合法 VCO 频率，计算
O = round(Fvco / Ftarget)，判断 O 是否在 1 到 128 范围内； - 计算实际输出频率
Fvco / O与Ftarget的相对误差，保留误差最小的一组，并记录对应的寄存器配置值。
如果你需要频率切换非常平滑，可以对同一个目标频率保存多个候选组合，切换时按某种顺序遍历，避免因为单个分频器系数跳变过大导致锁定失败。
2.3 参数表的生成示例
下面给出一段 Python 脚本，演示如何为一个目标频率生成最优参数。这段代码不是工程代码，目的是帮助理解搜索逻辑。
fclkin = 100.0 # 输入时钟 MHz fvc lo = 600.0 # VCO 下限 MHz fvco_hi = 1200.0 # VCO 上限 MHz targets = [125.0, 250.0, 375.0] # 目标输出频率 MHz best = {} for target in targets: best[target] = None best_err = 1e9 for m in range(2, 65): for d in range(1, 107): fvco = fclkin * m / d if fvco < fvco_lo or fvco > fvco_hi: continue for o in range(1, 129): fout = fvco / o err = abs(fout - target) / target if err < best_err: best_err = err best[target] = (m, d, o, fvco, fout) for target, params in best.items(): m, d, o, fvco, fout = params print(f"target={target}MHz -> M={m} D={d} O={o} " f"Fvco={fvco:.3f}MHz Fout={fout:.6f}MHz")这段脚本跑完后，你会得到一张参数表，内容包括倍频 M、输入分频 D、输出分频 O，以及预期的 VCO 和输出频率。下一步就是把这张表转成 Verilog 里的 ROM 或者 case 语句，供 DRP 控制器使用。
提示：如果目标频率是动态变化且不可预知的，搜索算法就得在 FPGA 内部实时执行。此时建议用状态机实现，把除法转换成查找或近似计算，同时用硬件浮点或定点数运算控制误差。不过大多数工程场景下“档位”是固定的，离线生成参数表已经完全够用。
3. DRP 动态配置接口实操
3.1 DRP 寄存器映射
动态重配置的操作对象是 MMCM/PLL 内部的一组寄存器。7 系列 MMCM 的寄存器地址在 UG472 第 2 章有完整表格，我列出最常用的几个：
| 寄存器地址 | 位宽 | 作用 | 典型值 |
|---|---|---|---|
| 0x14 | 16 | CLKFBOUT_MULT（M 分频） | 2-64 |
| 0x16 | 16 | CLKIN1_DIVIDE（D 分频） | 1-106 |
| 0x18 | 16 | CLKOUT0_DIVIDE（O0 分频） | 1-128 |
| 0x19 | 16 | CLKOUT1_DIVIDE（O1 分频） | 1-128 |
| 0x1A | 16 | CLKOUT2_DIVIDE（O2 分频） | 1-128 |
| 0x1B | 16 | CLKOUT3_DIVIDE（O3 分频） | 1-128 |
注意这些地址和位定义是针对 7 系列的，UltraScale 系列 MMCM 的寄存器有变化，所以移植代码前最好翻一下对应器件系列的时钟资源手册，不要拿着 7 系列的地址去配 UltraScale。
每个寄存器的数据位也不是简单填一个十进制数，有些字段需要按规格书里的编码方式填入。比如 CLKFBOUT_MULT 寄存器的低 6 位就是 M 值本身，但使能位和倍频模式标志位可能需要额外处理。稳妥的做法是参照 IP 核生成的例化文件，对比 IP 在静态配置时写入的原始值，从中提取出规律，再写自己的动态配置代码。
3.2 DRP 写时序状态机实现
DRP 端口的操作时序比 AXI-Lite 简单得多，核心信号只有几个：
- DADDR：寄存器地址
- DI：写入数据
- DEN：使能脉冲
- DWE：写使能
- DO：读出数据
- DRDY：操作完成标志
一个完整的写操作流程是：先拉低 DWE（如果是写则拉高），把 DADDR 和 DI 准备好，然后 DEN 给一个高电平脉冲，等待 DRDY 拉高，表示本次操作完成，之后才能发起下一次操作。读操作类似，只是 DWE 保持低电平，完成后从 DO 读取数据。
实际工程里我会把 DRP 操作包成一个状态机，代码结构大致如下：
localparam IDLE = 3'd0; localparam WRITE = 3'd1; localparam WAIT_DRDY= 3'd2; localparam RELOAD = 3'd3; reg [2:0] state; reg [15:0] drp_din_r; reg [6:0] drp_addr_r; reg drp_wen_r; reg drp_den_r; wire drp_drdy; wire [15:0] drp_dout; always @(posedge clk) begin if (!rst_n) begin state <= IDLE; drp_den_r <= 1'b0; drp_wen_r <= 1'b0; end else begin case (state) IDLE: begin if (cfg_start) begin drp_addr_r <= CFG_ADDR; // 目标寄存器地址 drp_din_r <= CFG_DATA; // 目标配置值 drp_wen_r <= 1'b1; // 写操作 drp_den_r <= 1'b1; state <= WRITE; end end WRITE: begin drp_den_r <= 1'b0; state <= WAIT_DRDY; end WAIT_DRDY: begin if (drp_drdy) begin drp_wen_r <= 1'b0; if (addr_cnt < ADDR_MAX) begin addr_cnt <= addr_cnt + 1; state <= IDLE; // 继续写下一个寄存器 end else begin state <= RELOAD; // 所有寄存器写完后等待锁定 end end end RELOAD: begin if (locked_re) begin // 锁定完成，输出配置状态 cfg_done <= 1'b1; state <= IDLE; end end default: state <= IDLE; endcase end end这段代码有几个工程细节要提醒：
- DRP 操作必须在参考时钟稳定的情况下进行。如果你把 MMCM 自身的输出作为 DRP 控制器的时钟，那就成了一个先有鸡还是先有蛋的问题。我的做法是单独用一个小系统时钟或全局时钟来做 DRP 控制，避免配置过程中参考时钟变化导致时序混乱。
- 写时序中对 DEN 的脉冲宽度有要求，一般保持一个时钟周期即可，但不同速度等级下时序裕量不同，仿真时没事，上板后如果发现在某些温度下偶尔配置失败，可以考虑把 DEN 拉宽到两个周期。
- 连续修改多个寄存器时，每个寄存器必须等待 DRDY 返回后才能发起下一次操作，不能像普通 RAM 那样连续写。实际中我见过有人在状态机里省掉 DRDY 等待，结果后面寄存器写错位，调试起来非常折磨。
3.3 重新锁定的正确等待方式
动态修改分频系数后，MMCM/PLL 会经历一个短暂失锁然后重新锁定的过程。LOCKED 信号会往下掉，等 VCO 重新稳定后再次拉高。代码里必须对 LOCKED 信号做异步复位和毛刺过滤，不能直接把 LOCKED 接到复位输入端，否则锁定过程中的抖动会导致整个模块反复复位。
很多人在这一步犯错：只改了寄存器，不去管 LOCKED，直接用旧的输出时钟做逻辑时钟。结果配置完成后一段时间内输出频率不稳定，时序违例报错一片。正确流程应该是：
- 关闭或者隔离使用 MMCM 输出时钟的下游模块；
- 发起 DRP 配置；
- 等待 LOCKED 拉高；
- 释放下游模块的复位或时钟使能信号。
如果你用的是 MMCM 的多个输出，还要注意各输出通道的分频系数是独立的，只改 O0 不影响 O1 的相位关系，但所有输出都会因为 VCO 频率变化而同步改变。所以在动态配置频率时，即使某个输出通道没改分频，它的最终频率也会跟着 VCO 一起变，这一点要提前评估。
4. Vivado 仿真工程搭建与验证
4.1 工程结构与关键 IP 配置
Vivado 下搭建仿真工程，我习惯把 MMCM/PLL 例化成独立的 IP 核，而不是直接写原语。原因是 IP 核会帮你处理好电源、接地、未用端口的连接问题，还能在配置界面直接导出寄存器初始值，减少手工计算量。
创建 MMCM IP 时，重点设置这几项：
- 输入时钟频率设为实际的参考时钟值，比如 100MHz；
- 在“Clocking Options”里勾选“Dynamic Reconfig”使能 DRP 端口；
- 输出时钟数量按需求选择，每个输出通道的分频参数随便填一个初始值，之后反正会被动态配置覆盖；
- 注意关闭或者谨慎使用“Minimize Power”选项，它在某些情况下会影响 VCO 范围，跟动态配置参数表计算不一致会导致锁定失败。
工程目录结构建议分成 sim/ 和 src/ 两个文件夹，src 里放 IP 的 .xci 文件和自研模块，sim 里放 testbench。Vivado 会自动管理 IP 的仿真文件，但自研模块的仿真文件列表要自己维护。
4.2 Testbench 设计要点
仿真 DRP 配置的 testbench 至少要覆盖三种情况：正常的参数切换、非法参数写入后的行为（LOCKED 无法拉高）、多个寄存器连续配置时序。下面这个 testbench 片段演示了最基本的配置流程：
reg cfg_start; reg [15:0] test_data; wire locked_out; // 配置值来源：直接从 2.3 节生成的参数表读取 initial begin cfg_start = 1'b0; #100; @(posedge locked_out); #200; // 第一次动态配置：切换到 250MHz test_data = 16'd32; // 假设 M=32 cfg_start = 1'b1; #20; cfg_start = 1'b0; // 等待配置完成 @(posedge cfg_done); #100; // 检查输出频率是否正确 // 这里用频率计数器统计 Fout 的脉冲个数 // 如果连续测量 N 个周期的平均频率接近 250MHz，则通过 end仿真时有一个隐藏的坑：MMCM 的仿真模型对 DRP 操作有额外的时间要求——两次 DRP 操作之间必须间隔至少若干个周期，否则模型会报警告甚至直接时序失败。如果你在 testbench 里连续发起多次配置，要记得在两次配置之间插入足够的延迟。
4.3 仿真结果解读与波形检查
跑完仿真后重点看几处波形：DRDY 是否在每次 DEN 之后如约拉高；LOCKED 是否在寄存器写入完成后正常拉降再拉高；输出时钟的频率是否发生了预期的跳变。
关于频率跳变的验证，我一般不看瞬时波形，而是在 testbench 里写一个简单的频率计数器，统计固定时间窗口内输出时钟的上升沿个数，换算成频率后和设定值对比。连续统计几个窗口就能看出频率是否稳定。这种方法比人眼盯波形图可靠得多，也方便自动化断言。
注意：MMCM 仿真模型输出的频率跳变不是瞬时的，它需要若干微秒到几十微秒的锁定时间。所以 testbench 里统计频率的窗口不能设计得太短，否则平均下来频率会偏低，造成误判。经验值是最少统计 50 微秒以上的窗口。
5. 调试实录：动态配置中的典型坑
5.1 常见问题速查表
| 现象 | 可能原因 | 解决方案 |
|---|---|---|
| 配置后 LOCKED 一直不拉高 | 参数组合超出 VCO 范围 | 检查参数表，确认 Fvco 在合法范围内 |
| 输出频率与目标偏差超过 1% | O 分频系数四舍五入误差过大 | 换一组 M/D 组合，让 VCO 频率更接近 O 的整数倍 |
| 第一次配置成功，第二次失败 | DRP 操作间隔不足 | 检查两次写操作之间是否等待了 DRDY，且留有余量 |
| 写出时序正确但上板后偶发失败 | 时钟域跨域问题 | 确保 DRP 控制器使用稳定时钟，并对 LOCKED 信号做同步处理 |
| 配置期间下游模块异常 | 下游逻辑仍在消费不稳定的时钟 | 按 3.3 节流程，锁定前隔离下游模块 |
5.2 我踩过的一个典型坑：寄存器位宽覆盖
刚开始做动态配置的时候，我图省事，把参数表里的 M、D、O 直接作为 16 位数据写入 DRP 寄存器。结果发现 125MHz 能锁，250MHz 也能锁，就是切到 375MHz 偶尔锁不上。排查了半天，最后发现是问题出在部分高位标志位：CLKFBOUT_MULT 寄存器的高位有锁定模式标志，直接把 M 值写入会把标志位覆盖掉，导致某些参数组合下倍频模式被意外改变。
后来学乖了，先读一次寄存器，再把新参数的低 6 位或低 7 位替换进去，保留高位的原始配置。这个读-改-写流程虽然多了一步 DRP 读操作，但兼容性大幅提升。如果你在配置多个寄存器时也遇到“有的档位行、有的档位不行”这种诡异问题，优先检查是不是高位标志位被你覆盖了。
5.3 温度漂移与老化的余量考虑
动态配置还有一个容易被忽略的问题：同一组参数在不同温度下的锁定裕量不同。比如常温下锁定时间 20 微秒，在高温下可能延长到 40 微秒。如果你的逻辑在 LOCKED 拉高后立刻切换时钟使用，可能在极端温度下出现短时间时钟抖动或毛刺。
我的处理办法是在锁定等待状态里加一个超时计数器，正常期望锁定时间设为 100 微秒，超时上限设到 500 微秒。如果超时仍未锁定，说明参数组合可能有问题，这时主动回滚到上一组可用参数，保证设备不至于因为一次失败的切换而完全停摆。这个“回滚”机制在工业现场很管用，毕竟设备运行中切换失败不能靠人力去重启 FPGA。
这里顺便扩展一下：如果你打算把动态配置能力做成通用模块，可以考虑用 AXI4-Lite 封装 DRP 接口，把参数从 CPU 或嵌入式软核下发。这样一来，上层的频率调度完全由软件控制， Verilog 侧只需要维护一个寄存器映射表。这也是我在片内 MCU 和 FPGA 协同项目里用的架构，折腾一次之后，后面的产品直接复用。
结尾
说实话，动态配置 MMCM/PLL 这活儿，难的不是接口时序，也不是参数计算，而是你要对整个时钟链路有整体把握：从 VCO 范围约束、分频系数关系、寄存器位定义，到锁定超时、时钟切换时序，每一环漏掉都可能让你在调试台上耗掉几天。但一旦把这个通路跑通，以后做多速率、多模式设备就轻松太多了，改频率就跟改寄存器一样简单。如果你也在做类似的功能，建议先从离线参数表加状态机控制器这个方案入手，全部验证通过后再考虑更复杂的实时计算方案。
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