1. 从“被动报告”到“主动感知”：这波自感知芯片到底在推什么
做芯片验证和系统可靠性的朋友，最近应该都感受到了一个风向：嵌入式分析（Embedded Analytics）这个词出现的频率越来越高，而且各家厂商的定位都在悄悄变化。过去我们聊嵌入式分析，基本就是往芯片里塞一堆调试接口、Trace模块、性能计数器，等芯片出了问题，再通过调试工具把数据捞出来分析，本质上是“事后取证”。而现在，一些嵌入式分析厂商打出的“自感知芯片”（Self-Aware Chip）概念，想解决的却是另一件事：让芯片在运行过程中自己感知自己的健康状况，提前预警，甚至动态调节自身工作状态。这就好比以前你只能等身体不舒服了去医院做检查拿报告，现在却要求身体自带一套实时体检系统，随时报告心率、血压、疲劳度，还能在指标异常时自动提醒你休息——这是两种完全不同的产品逻辑。
我研究了几家在这条赛道上布局的公司，发现它们普遍有一个共同点：都在把原本用于芯片调试和测试的硬件IP，比如内建自测试（BIST）、调试总线、性能计数器、片上传感网络，重新组合成一套“感知-分析-响应”的闭环能力。这套能力不再只是服务于芯片出厂测试或实验室调试，而是贯穿芯片的整个生命周期，包括量产测试、板级集成、现场部署、老化维护。换句话说，芯片从“被测试的对象”变成了“能自我测试、自我报告、自我适应的主体”。
这篇内容我想结合嵌入式分析的底层技术逻辑，把“自感知芯片”这条技术路线拆开来聊聊：它到底感知什么、怎么感知、感知完了之后做什么，以及如果我们要在自己的项目里落地这类方案，有哪些坑是必须提前知道的。不管你是在做SoC架构规划、车规芯片的功能安全设计、还是工业控制器的可靠性方案，这篇文章应该都能给你一些实操层面的参考。
2. 自感知芯片解决的痛点：为什么传统调试手段不够用了
2.1 芯片规模上去之后，“黑盒”焦虑越来越严重
先聊一个实际问题。当一颗SoC集成了几十个CPU核、多种加速器、复杂的NoC总线、上百个时钟域，再加上先进制程带来的电压降（IR Drop）、电迁移（Electromigration）、热密度等问题，这颗芯片的运行状态其实已经变成了一个“黑盒”。传统的调试手段，比如JTAG、逻辑分析仪、串口打印，只能看到芯片的外部行为和有限的内部信号，对芯片内部深层次的“健康状态”基本无感。
我自己之前做过一个项目，一颗车规级SoC在跑高负载AI推理任务时偶发出现数据错误。用传统调试手段查了好几天，trace抓了一大堆，也没定位到根因。后来上了片上电压和时序余量监测，发现问题是特定电压域在瞬态负载下出现了纳秒级的电压跌落，导致关键路径时序违例。这类问题要是靠传统调试手段，基本就是大海捞针。而自感知芯片的思路，就是把这种“偶发物理问题”变成可观测、可量化的数据流。
2.2 车规和工业场景的“零容忍”逻辑
在消费级产品里，偶尔死机重启用户还能忍。但到了车规ADAS、工业安全控制这类场景，系统的每一纳秒行为都可能在监管框架下被审查。ISO 26262要求的ASIL-D等级，背后对应的是“单点故障度量”和“潜在故障度量”要达到99%以上。要满足这个数字，最直接的办法就是把芯片内部的健康状况数字化：哪个监控器在什么时间测到了什么异常，数据必须可追踪、可复现。
这时候嵌入式分析的价值就凸显出来了。它不会取代功能安全设计本身，但它提供了一套观测基础设施，让“故障注入-检测-响应-恢复”的每一个环节都有数据支撑。自感知芯片的宣传点，本质上就是把这套观测基础设施从“可选配件”变成“标准配置”。
2.3 数据中心的算力损耗与老化预警
另一个典型的痛点在数据中心。大规模GPU集群跑大模型训练，单卡功耗奔着700W去了，供电、散热、时序余量的余裕都被压缩得很紧。Electromigration效应在这种高电流密度下会加速芯片老化，而老化带来的延迟增长会让原本稳定的时序余量慢慢缩水，最终表现为“用了一段时间后开始随机出error”。传统运维只能在故障发生后换卡，而自感知芯片能通过片上延迟监测和老化传感模型，提前预测“这张卡还能稳定跑多久”，把被动换卡变成计划性维护。
这块如果展开说，涉及到的核心就是“基于运行数据预测剩余寿命（RUL）”。芯片内部的高频振荡器、环形振荡器、时序余量传感器都会随着老化产生频率漂移，通过对这些漂移量的长期追踪，再结合电迁移和负偏压温度不稳定性（NBTI）的物理模型，就能估算出芯片的老化程度。很多做服务器整机的朋友可能已经在BMC里看到过类似预测功能的雏形，但要做到准确、不误报，还必须依赖芯片侧高质量的原生传感数据。自感知芯片做的事情，就是把这块数据源做扎实。
3. 自感知芯片的技术底座：嵌入式分析硬件的四层能力拆解
3.1 第一层：片上传感网络——感知能力的硬件基础
自感知芯片最底层的东西，是一套分布式的传感网络。它不像传统PMU（电源管理单元）那样只测几个粗粒度的电压电流点，而是要覆盖到芯片内部的关键路径和关键模块附近。常见传感器包括：
- 时序余量传感器（Timing Margin Monitor）：通过在关键路径旁边复刻一条延迟链，实时比较实际延迟和时钟周期的余量。这是目前商业化程度比较高的一类传感器，很多先进工艺节点已经支持内建，比如Intel的SVM（Safe Virtual Margin）和ARM相关的架构实现思路。
- 电压传感器：监测片上各电源域的瞬态电压跌落。
- 温度传感器：比传统热敏二极管更快响应、更细粒度分布的片上温度点。
- 老化传感器：利用环形振荡器频率漂移来估计NBTI和Hot Carrier效应造成的性能退化。
设计传感网络的时候，最大的坑是传感器本身的面积和功耗开销。一颗SoC面积本来就很敏感，你不能为了“自感知”塞几百个传感器把预算和面积全吃掉。我在实际项目里见过一个比较务实的方案：在关键模块（CPU核、GPU shader、NoC路由器、SerDes PHY）各部署几个代表点位，而不是全芯片铺满。覆盖率不追求100%，但要用统计学模型证明“这几个点能代表那片区域的整体风险”。
3.2 第二层：内建自测试与诊断引擎——数据从哪里来
传感器撒下去之后，数据要汇集起来。但自感知芯片里的数据采集，比传统“读传感器寄存器”复杂得多，因为它涉及到一个重要矛盾：传感器采集频率要快（比如微秒级捕捉电压跌落），但传出去又不能占用太多带宽。
所以嵌入式分析厂商通常会在片上放一个诊断引擎，负责做数据的初步处理和特征提取。比如电压跌落事件，诊断引擎不是把每个周期的原始电压值都传出去，而是在检测到电压低于阈值时，记录下事件类型、时间戳、持续时间、低到多少伏。这样数据量就压缩下来了。类似的做法也适用于时序违例监测：只在余量低于告警线时输出事件。
这里的关键点在于：诊断引擎要具备多层次触发能力，既能做实时阈值报警，也能做长时间窗口的统计直方图分析。比如温度分布，每秒钟采100次没什么意义，但是统计出“95分位温度”和“最高温度”就能反映真实热风险。自感知的价值恰恰在于把海量运行数据提炼成几十个有决策价值的指标，而不是让你陷入原始数据的汪洋大海。
3.3 第三层：处理与互联——数据如何流到决策点
数据流方面，自感知芯片一般不会让所有传感数据都跑到外部，而是在芯片内部做分级处理。最低层级是传感器附近的硬件微控制器，负责快速响应，比如检测到电压过低时，立刻通知时钟管理单元暂停或降频。这是硬连线级别的低延迟路径。中间层级是芯片内部的嵌入式分析处理器或专用DMA通道，负责定时汇总传感事件、维护统计计数。最高层级才是通过调试总线或PCIe边带通道，把数据送到外部SoC管理器或云端管理平台。
这个分层设计非常关键。它回答了“自感知”和“传统监控”的最大区别：不是所有决策都要经过外部CPU或云端。越是紧急的事件，响应路径越短，最好在硬件层面就完成闭环；非紧急但需要积累的事件，才往上层传输。
我实际测试过这类分层架构：一个紧急电压事件从传感器触发到时钟降频生效，关键路径延迟最好控制在几十纳秒级别。要做到这个量级，传感器和时钟管理单元之间最好直接走硬件连线，不要经过任何总线仲裁或固件中断。凡是走了固件的链路，延迟至少多一个数量级，而且固件本身也可能在处理别的任务。
3.4 第四层：分析与预测——从“感知”到“自感知”的分水岭
真正能称为“自感知芯片”的方案，必须具备一定程度的“分析”能力。不是简单地把温度、电压数据存起来，而是要在芯片或系统层面构建模型，判断当前状态、预测潜在风险。在传统MCU或SoC上做这种分析，通常需要有一个可编程的分析引擎，比如Cortex-M类的小核，跑一些轻量级的机器学习模型或统计模型。
举个例子，判断芯片是否发生热失控，不能只看瞬时温度，而要综合“温度变化速率”、“电流负载趋势”、“散热风扇状态”来判断。这种关联分析，如果纯靠外部BMC或上位机做，延迟会很大，而且一旦通信链路断开会彻底失明。放在芯片内部的自分析引擎，即便在主机宕机的情况下也能独立判断，把状态字写到非易失存储里，方便事后追溯。
不过这里我要说句实在话：目前市面上真正把“分析”放在芯片内部的产品还不多。“自感知芯片”这个词有一部分的营销成分在里面，很多厂商其实还是“感知在前端、分析在云端”。真正的芯片内分析，受限于功耗、面积和散热，能跑的模型相对简单，大多停留在阈值告警和简单趋势预测。但这不妨碍它作为一个重要的技术方向，因为随着制程演进，芯片内能放的逻辑越来越多，把分析能力内移是必然趋势。
4. 从概念到落地：自感知芯片的设计、验证与部署路径
4.1 明确目标场景：你是要功能安全，还是运维预警？
我在给团队做技术规划的时候，第一步总是先问：我们做自感知芯片，目标场景是什么？不同场景对感知能力的要求天差地别。
如果你瞄准的是车规功能安全，那核心要解决的是“检测覆盖率和响应延迟”，需要严格按照ISO 26262来定义安全机制、故障注入验证、诊断覆盖率。这个场景下，自感知并不是为了预测老化，而是为了在故障发生后的极短时间内恢复或降级。而如果你瞄准的是数据中心或AI加速器，核心要解决的反而是“误报率”和“预测准确率”。数据中心运维人员最烦的就是频繁误报，如果芯片隔三差五说“我要坏了”，却又不给出可操作的置信度信息，那没人愿意接这个数据。所以早期做方案选型，不要被“自感知”这个大词带着走，一定要对准实际业务。
4.2 设计阶段：传感点布局和数据通路规划
决定做之后，设计阶段的重点首先是传感点布局。我自己做过的项目里，传感点布局一般遵循几个原则：
- 关键时序路径附近优先布置时序余量传感器；
- 高功耗密度区域（比如CPU/GPU核心）布置温度和电压传感器；
- 每个电源域至少覆盖一个电压传感器，而且要布置在离负载最远和最近两个极端点；
- 高速接口（SerDes、DDR PHY）附近布置专门的抖动和时序监测。
布局完成之后，要规划数据通路。从传感器到诊断引擎怎么走，从诊断引擎到外部接口（APB/AXI从接口、JTAG、I2C边带通道）怎么走，事件中断是走IRQ还是硬连线，这些都要在架构阶段确定。特别提醒，不要把传感数据的读取优先级放太低。我见过某些SoC把传感数据的读取挂在低速总线上，结果系统繁忙时传感器数据根本读不出来，等于白做。
4.3 验证阶段：故障注入和传感校准是重点
自感知芯片的验证比普通SoC多了一个难点：你要验证“感知”能力是否正确，必须能精确控制故障注入。也就是说，你得在芯片里故意制造电压跌落、时钟抖动、温度突变，然后看传感网络能不能准确捕捉到。这就涉及到片上故障注入器的设计，一般是可控的电流负载或时钟毛刺发生器，能够在特定时间、特定范围制造异常。
我强烈建议团队在设计阶段就把故障注入器规划进去，而不要等芯片回片后再想怎么测。我有一次就在FPGA原型上验证了完整流程，但忽略了硅片上的工艺差异对传感器精度的影响，结果回片之后发现部分传感器的校准系数偏差比预期大得多。后来花了两周专门给每个传感器做基于扫描链的offset校准，才把误报率拉回正常水平。
传感校准是另一个容易被低估的环节。温度传感器、电压传感器、时序余量传感器都有工艺偏差，同一个标称电压在不同芯片上读出来的值可能差很多。自感知方案要落地，必须有一套高效的片上校准流程：典型做法是芯片出厂测试时，通过外部精密仪器给传感器提供已知参考量（电压/温度），然后计算出每个传感器的offset和gain，写到OTP或eFuse里。校准精度直接决定了你后续告警阈值的设定有多紧。
4.4 部署阶段：从“能用”到“好用”的数据闭环
芯片部署到客户现场之后，自感知能力的价值要靠数据闭环才能真正发挥出来。这个闭环包括三个环节：持续采集、模型更新、响应策略优化。比如在早期现场数据积累不够的时候，老化预测模型可能非常不准，需要依赖厂商提供的经验模型；随着现场数据的积累，可以逐步用真实运行数据来更新模型。这个更新要么通过固件OTA，要么通过云端统一更新模型参数，前提是芯片侧预留了足够的参数存储空间和模型更新通道。
另外，在实际部署中，不同用户对“自感知告警”的处理方式也不同。有的用户希望告警信息直接通过管理接口上报，有的用户希望芯片自动降频并记录事件。因此，芯片侧最好能支持灵活的响应策略配置，比如通过寄存器配置告警阈值、滤波时间、响应动作（仅记录/中断上报/自动降频）。这套配置机制虽然看起来是软件功能，但在硬件设计阶段就得留好寄存器接口和中断通道，否则后期软件再想加功能就只能打补丁。
5. 工具的选型和标准化：别让自感知数据变成新孤岛
现在市场上做嵌入式分析IP的厂商不少，各有各的传感方案和数据格式。但我要提醒大家一个现实问题：如果每家的数据格式、寄存器定义、告警上报机制都自成一套，对下游客户来说就是一场噩梦。我们不可能为每一颗芯片的传感数据写一套不同的采集驱动，也不可能在每个平台上都适配一套不同的告警接口。
这就是为什么嵌入式分析的标准化变得特别重要。目前行业里比较主流的做法是往IEEE 1687（IJTAG）和IEEE P1687.1的方向靠，用标准化的调试描述语言来描述片上传感网络，让工具链可以通过标准化的方式访问传感寄存器和诊断数据。如果你是做嵌入式分析工具开发的，建议尽早支持这些标准，而不是自己造一套格式。如果你是SoC设计方，也建议强制要求IP供应商提供符合标准接口的传感数据视图，避免未来被锁定在某个私有生态里。
另外，关于工具链，这里分享一个实操心得：自感知芯片的开发调试，绝对不像传统芯片那样只需要一个IDE加一个调试器。它需要三类工具配合：一是传感网络可视化和校准工具，主要用在校测阶段；二是运行时遥测采集和事件日志工具，主要用在系统集成阶段；三是数据分析和预测模型训练工具，主要用在云端或者服务器端。这三个工具的接口设计，最好在芯片定义阶段就一起规划好，否则后面数据接不上，体验会很割裂。
6. 自感知芯片的落地场景差异：车规、数据中心、工业控制三条路线
6.1 车规：功能安全合规是主要驱动力
车规是自感知芯片目前落地最积极的领域，因为ISO 26262的合规压力是刚性的。做车规SoC的朋友应该知道，ASIL-D等级要求对硬件故障的检测覆盖率必须达到很高的水平。过去很多公司靠的是逻辑BIST和存储器BIST，在启动时跑一下，但这只能覆盖“通电那一刻”的健康。运行过程中芯片内部的时序漂移、电压跌落、局部热过载，传统BIST是看不见的。
自感知芯片通过持续性的传感监控补上了这个盲区。故障发生后，不仅能生成高置信度的故障事件，还能记录故障发生前的运行数据，这为整车厂做事故分析提供了宝贵信息。而且，当自动驾驶控制器出现偶发故障时，如果没有自感知数据，整车厂基本只能“换板子试”；有了片上健康数据，就能判断是瞬时电压问题、老化问题还是逻辑问题，维修和追溯效率完全不同。
6.2 数据中心与AI服务器：预测性维护是核心价值
数据中心场景下，算力密度和功耗密度越来越大，供电和散热余量被压得很紧。AI伺服器里的GPU或加速卡，如果能在温度到达危险线之前主动降低时钟频率，避免触发整个系统的过温保护，这比事后重启对训练任务的影响小得多。另外，在大型集群里，如果能通过片上老化传感器提前判断某张卡已经开始性能衰退，就可以在任务调度时把它安排到低优先级任务上，降低突然故障导致的作业中断风险。
我了解的一些大型互联网公司，已经在自研芯片或深度定制芯片时，标准配置这类“可观测性”的IP。因为他们发现，在最难排查的“偶发错误”上，自感知数据不仅缩短了故障定位时间，还能帮助优化下一版芯片的PPA设计。比如，某颗芯片在实际运行中某个电压域频繁出现瞬态跌落事件，设计团队就据此调整了下一版的供电网络设计——这种基于运行数据的迭代优化，是传统调试手段给不了的。
6.3 工业控制与边缘设备：低成本、长寿命是关键
工业控制场景没有车规那么高的功能安全等级要求，但也有自己独特的需求：设备生命周期长（动辄十年以上），工作环境恶劣，现场维护成本高。对于工业MCU和PLC这类设备，自感知芯片主要价值在于“寿命预测主板级可靠性”。比如通过监测电压、温度和电应力，估算MOSFET或电源模块的剩余寿命，提前安排维护。
不过，工业场景对成本非常敏感，传感器面积和封装成本控制是关键。在这个场景里，大多数客户不会为复杂得多传感器网络和片上分析引擎买单，反而更倾向于在现有MCU中集成少量关键传感器，叠加轻量级固件算法。所以，做工业方向的嵌入式分析IP，要提供裁剪和配置的空间，不做“全家桶”，而是提供模块化的传感方案。
7. 常见问题与坑位排查，很多团队都落在这里
我接触了不少正在做自感知芯片方案的团队，发现大家踩过的坑很有共性，这里整理几个典型问题和对应的排查思路。
第一个坑是传感器数据噪声太大。片上传感器本身受工艺波动、电源噪声、衬底耦合影响很大，原始数据往往包含大量噪声。如果直接用原始数据做阈值告警，误报率会高到你无法接受。解决的思路是：传感器输出端先做硬件级的均值滤波或滑动窗口处理，同时在诊断引擎里做事件有效性确认，比如连续N个周期都超阈值才算一次有效事件。这个N值要根据实际场景调，太灵敏会误报，太迟钝又会漏报。
第二个坑是传感数据的时基同步问题。自感知芯片里有多个传感器分布在不同的时钟域，要准确复现事件发生的时间顺序，就必须有统一的时间戳。很多团队初期意识不到这个问题，导致两个传感器报的事件时间对不上，给后续分析带来很大麻烦。建议在芯片设计阶段就把全局时间戳机制纳入传感网络，每个传感器的事件都打上统一的全局时间戳，而不是各自用本地时钟计数器。
第三个坑是工具链和调试体验的割裂。芯片里的数据格式是一回事，工具链能不能直观地把数据呈现给工程团队是另一回事。有些方案在芯片侧做得很漂亮，但配套软件烂得一塌糊涂，传感事件日志要么导不出来，要么格式需要用Python再解析一遍。我给大家的建议是：在方案选型阶段就要求IP厂商提供可体验的软件工具，或者至少提供完善的驱动参考代码，不要只听PPT。
第四个坑是功耗管理策略和传感监控的互相打架。为了省电，很多SoC在负载低时会把电压降到接近最低工作点。也恰恰是在这种低电压模式下，时序余量最容易出问题。如果自感知逻辑在低功耗模式下被关掉，那就等于在最高风险的时刻失明了。所以设计时一定要保证传感监控模块在目标低功耗状态下保持工作，或者有明确的唤醒策略。
第五个坑是低估了校准和数据维护的长期成本。自感知芯片不是一锤子买卖，每年可能需要按批次校准传感器，现场产品长时间运行后，传感器的偏移也可能随老化发生变化。如果校准机制设计得太复杂，或者需要外部高精度设备才能做，那后期维护成本会非常惊人。建议在校准设计中考虑在系统自检时进行相对校准，比如用芯片内部已知稳定的参考源来做自校准。
8. 一次实战：在FPGA原型上搭建轻量自感知系统
为了让大家对整体流程有更直观的认识，我分享一个我们在FPGA原型上搭建轻量自感知系统的案例。这个系统的目标是模拟一颗车规SoC的最小健康监控能力，包括温度监控、电压跌落检测和CPU Load监控，以及在检测到异常时通过外部接口上报。
我们用了两块硬件：一块是FPGA开发板（Xilinx UltraScale+系列），用来实现SoC原型逻辑和传感模块；另一块是带I2C接口的扩展板，外接一个高精度ADC来采集板级电压和温度，模拟“片上传感器”的外部参考。FPGA内部实现了一个小型的传感数据采集模块，通过AXI-Lite寄存器接口暴露给CPU核；CPU核跑一个轻量级RTOS，周期性地读取传感器数据，执行一个简单的阈值判断算法（温度超过85摄氏度或电压低于0.85V就上报），并把事件记录到内存环形缓冲里。
整个系统的架构其实很简单，但它把自感知系统的三个核心组件都串起来了：传感器（这里是用ADC模拟）、采集与处理逻辑（FPGA内的寄存器接口和滤波逻辑）、决策与上报（RTOS任务和事件日志）。在这个原型上，我们做了几个实验：
第一个实验是让CPU核连续跑一段高负载计算，观察温度传感器的响应曲线。因为FPGA的负载功耗上升很快，我们确实观察到了温度在几十秒内从35度升到70度的过程。这验证了传感数据采集和分析路径的可行性。第二个实验是人为把FPGA核心电压调低0.05V，看电压跌落监测能不能捕捉到。这个实验比较敏感，因为调太低会导致FPGA直接配置丢失，所以我们只调了很小的幅度，最终还是通过电压传感器捕捉到了电压下降和恢复的完整波形。第三个实验是模拟一次过温事件，把温度阈值设到45度，然后跑高负载使温度超过阈值，确认了事件上报和日志记录功能的正确性。
这个原型项目给我最大的启发是：自感知系统的整体逻辑并不复杂，真正的复杂度在工程化细节。比如，FPGA内模拟ADC的采样频率和RTOS读取频率之间如何匹配、事件日志如何避免被新事件覆盖、在CPU过载时如何保证传感数据仍然被可靠采集——这些细枝末节才是决定一个自感知方案是否真正可用的关键。
9. 对生态的影响：从芯片到系统管理，全链路数据加速整合
自感知芯片如果只停留在单芯片层面，价值空间是有限的，它真正的潜力在于跟系统管理和云平台打通。我在前文里提到，自感知芯片会成为一个标准化的数据源，向上游系统管理软件（比如BMC、带外管理、监控平台）提供统一的健康数据接口。这就会改变系统管理软件的产品形态：过去BMC只能看到主板级的功耗、风扇转速和板温，未来可以直接看到CPU内部每个核心的时序余量、老化趋势、电压瞬态事件。这意味着整个运维体系可以从“板级黑盒”下钻到“芯片级白盒”。
这种改变会传导到产业链的不同角色。芯片设计公司需要在产品定义阶段就把传感和遥测接口作为一等公民来设计，而不是等到功能验证完了再补。IP供应商需要在传感IP的标准化和易用性上下功夫，提供更完整的参考设计和软件驱动。系统管理软件厂商则需要支持更细粒度的芯片健康数据模型，把自感知信息融合进现有的监控告警体系。云平台同样需要适配海量遥测数据接入和异常检测模型。
对个人开发者和小团队来说，如果现阶段还做不了完整的自感知芯片，也可以尽早熟悉相关工具链和数据格式，积累从芯片或FPGA里提取传感数据、分析数据、构建预测模型的经验。这类能力在未来几年会是硬件工程师和系统工程师的加分项，尤其是在AI基础设施、自动驾驶、高端工业设备这些领域。
我自己的一个判断是，未来五年，“芯片是不是自带感知能力”会像今天“芯片有没有调试接口”一样成为选型时的默认考量。嵌入式分析不能只在大芯片里做，中等规模SoC、甚至高端的MCU也会逐步集成轻量传感和遥测功能。这不是技术炫技，而是系统可靠性需求倒逼的结果。当整个系统的规模大到人工无法盯住每一个故障源时，让芯片自己“汇报状态”就是唯一可行的路。
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