MPC8260 60x总线协议解析：从仲裁、传输到终止的实战指南

1. 项目概述：深入MPC8260的60x总线世界

在嵌入式系统，尤其是通信处理器的硬件设计里，总线协议的理解深度直接决定了你能否驾驭复杂的多主控场景，以及能否在调试时快速定位那些令人头疼的时序问题。MPC8260 PowerQUICC II作为一款经典的通信处理器，其集成的60x总线接口是连接外部高速内存、桥接芯片或其他主控设备的核心通道。很多工程师拿到数据手册，看到BR、BG、TS、AACK、ARTRY、TA这一大堆信号缩写，再配上几十页的时序图，往往感到无从下手。实际上，这些信号并非杂乱无章，它们被精心组织成仲裁、传输、终止三大逻辑组，共同演绎了一场精密的数据交换“协奏曲”。

今天，我们就抛开手册中冰冷的信号列表，从一个一线硬件工程师的视角，把这些信号“掰开揉碎”，重点聚焦在外部主控模式下。为什么是外部主控模式？因为在许多复杂系统中，MPC8260可能需要与FPGA、DSP或其他处理器共享总线资源，此时理解它作为“参与者”和“裁判”的双重角色至关重要。我们将不仅告诉你每个信号是干什么的，更会深入探讨它们“为什么”要这样设计，以及在真实的PCB布局、逻辑分析仪抓波形时，你会遇到哪些坑，又该如何避开。无论你是正在设计MPC8260底板的新手，还是正在排查总线超时故障的老手，相信这篇结合了手册理论与实战经验的解析，都能给你带来直接的帮助。

2. 60x总线信号全景与核心逻辑框架

在深入每个信号之前，我们必须先建立起60x总线事务的宏观视野。一个完整的60x总线事务，可以清晰地划分为三个既独立又衔接的阶段：地址仲裁、地址/数据传输、数据终止。这三个阶段分别由不同的信号组来控制和完成，理解这个流程是读懂一切细节的基础。

2.1 总线事务的三阶段模型

想象一下一个多方参与的会议：地址仲裁阶段就像确定谁获得发言权；地址/数据传输阶段是发言人陈述议题（地址）和具体内容（数据）；数据终止阶段则是确认内容已被接收和理解。60x总线严格遵循这种分离的流水线操作，允许地址 tenure 和数据 tenure 部分重叠，从而提升总线利用率。

1. 地址仲裁阶段：决定下一个谁可以使用地址总线来发起一个事务。关键信号是BR（Bus Request）、BG（Bus Grant）和ABB（Address Bus Busy）。这个阶段不关心具体要读什么写什么，只解决“谁来说”的问题。
2. 地址传输阶段：获得发言权的主设备（Master）在地址总线上发出目标地址，并通过属性信号定义本次操作的类型、大小等。关键信号包括TS（Transfer Start）、A[0:31]、TT[0:4]、TSIZ[0:3]等。同时，从设备（Slave）或监听者（Snooper）通过AACK（Address Acknowledge）和ARTRY（Address Retry）来回应这个地址阶段是否被接受。
3. 数据传输与终止阶段：在地址被接受后，进行实际的数据读写。数据总线的使用权通过DBG（Data Bus Grant）和DBB（Data Bus Busy）进行仲裁。每个数据节拍（Beat）的完成由TA（Transfer Acknowledge）或TEA（Transfer Error Acknowledge）来确认。

关键理解：地址总线和数据总线是分离仲裁的。一个主设备获得了地址总线（ABB有效），发出地址（TS有效）后，在地址 tenure 结束（AACK有效）后，它可能还需要竞争数据总线（通过DBG/DBB）才能进行数据传输。这种设计使得地址流水线成为可能：当前主设备还在进行数据传送时，下一个主设备可能已经获得了地址总线并开始了下一个地址传输。

2.2 信号分组与功能映射

根据手册描述和上述阶段模型，我们可以将所有关键60x总线信号归纳到下表，这能让你在后续查阅时快速定位：

这个表格是你理解后续所有细节的“地图”。接下来，我们将深入每个阶段，剖析关键信号的输入/输出行为、时序“潜规则”以及实战中容易误解的地方。

3. 地址仲裁机制深度解析：谁获得发言权？

地址仲裁是总线事务的起点，其核心目标是公平、高效地分配地址总线使用权。在外部仲裁器模式下，MPC8260既可以作为请求者（输出BR，输入BG），也可以作为仲裁器（输入BR，输出BG）。我们主要探讨MPC8260作为总线参与者的视角。

3.1 BR (Bus Request)：发出你的请求

BR是一个低有效信号。当MPC8260想要发起一个总线事务时，它会拉低BR，向外部仲裁器喊话：“我想用地址总线！”

• 作为输出（MPC8260发起请求）：

  • 断言（低电平）：表示MPC8260内部有挂起的总线操作（如缓存未命中、DMA传输），需要地址总线。这里有个重要细节：手册提到，即使BR已发出，也可能因内部原因（例如，一次“触摸加载”操作在缓冲区命中）而在收到BG前取消请求。这意味着你不能单纯靠监测到BR有效就断定一个事务必然发生，设计中需要考虑这种请求取消的情况。
  • 取消断言（高电平）：表示没有请求。但有一种特殊情况：即使有事务挂起，如果MPC8260处于“总线停泊”状态且地址总线空闲，它也可能不发出BR，而是等待直接使用空闲总线。
  • 时序要点：BR可以在任何周期断言。但如果MPC8260是停泊的主设备且地址总线空闲（BG有效且ABB无效），它不会断言BR，而是可以直接启动事务。这是优化性能的一种设计，避免了不必要的请求-授权延迟。

• 作为输入（外部主设备向MPC8260仲裁器请求）：

  • 当MPC8260配置为内部仲裁器时，它需要监听外部设备的BR输入。其逻辑与输出对称。关键点在于：即使两个流水线地址 tenure 已经被授权（即已有两个地址在流水线中），外部设备仍然可以断言BR，为后续事务排队。这体现了60x总线深度为2的地址流水线特性。

实操心得：BR的“毛刺”与同步处理在硬件设计时，BR信号需要被外部仲裁器同步采样。由于内部操作异步于总线时钟，要小心BR信号可能出现的短暂毛刺（glitch），尤其是在请求刚产生或取消的边界。一个稳健的设计是：在仲裁器端，使用总线时钟对BR信号进行至少两级寄存器同步，以消除亚稳态风险。同时，仲裁逻辑应基于同步后的信号进行判决。

3.2 BG (Bus Grant)：获得授权的钥匙

BG同样低有效，是仲裁器对请求的回应。但收到BG并不等于立刻能使用总线，还需要满足其他条件，即“合格的总线授权”。

• 合格总线授权（Qualified Bus Grant, QBG）的条件：QBG = BG • ¬ABB • ¬ARTRY

  • BG有效：仲裁器给了你许可。
  • ABB无效：地址总线当前是空闲的（没有被其他主设备占用）。
  • ARTRY无效：总线上没有正在发生的地址重试请求。注意，ARTRY只在AACK断言后的那个周期被采样用于此条件。
  • 只有这三个条件同时满足，主设备才能在下一个时钟上升沿“夺取”地址总线所有权（通过断言ABB和TS）。

• 作为输入（MPC8260接收授权）：

  • 当MPC8260采样到合格的BG时，它可以在下一个周期启动地址 tenure。一个容易忽略的时序：一旦MPC8260通过断言ABB成为了地址总线主设备，它就会停止检查BG输入，直到本次地址 tenure 结束（即AACK断言后的那个周期）。这意味着，在它“发言”期间，它不关心是否被“剥夺”授权，保证了地址传输的原子性。

• 作为输出（MPC8260仲裁器授权外部设备）：

  • 逻辑与输入对称。MPC8260内部的仲裁器根据优先级和轮询策略，在地址总线空闲且无重试时，向获胜的外部设备发出BG。

3.3 ABB (Address Bus Busy)：总线占用状态旗

ABB是一个关键的状态信号，低有效。它直接宣告了地址总线的归属。

• 作为输出（MPC8260是主设备）：

  • 断言（低电平）：MPC8260就是当前的地址总线主设备，地址总线上的信号（A, TS, TT等）都由它驱动。这里有个重要的异常情况：手册指出，如果MPC8260在识别到合格BG的那个周期，内部取消了总线请求，那么它可能不会断言ABB。这再次强调了内部请求取消机制的存在。
  • 取消断言与高阻态：在AACK断言后的周期，ABB会先取消断言（变高）至少半个总线周期（具体取决于时钟模式），然后进入高阻态。这个“先取消再高阻”的关断序列是为了避免总线冲突，确保下一个主设备能平稳接管。

• 作为输入（MPC8260监控总线状态）：

  • 当ABB被外部设备断言时，MPC8260知道总线正忙，不能发起请求（即使收到BG，也会因为QBG条件不满足而等待）。MPC8260还会结合TS和AACK输入来跟踪总线的状态，这对于实现监听和从设备响应至关重要。

仲裁阶段实战陷阱： 最常见的调试问题就是“主设备请求了总线但永远得不到授权”。除了检查BG、ABB、ARTRY的逻辑关系外，务必确认：

1. 时钟同步：所有仲裁信号（BR, BG, ABB）必须在同一个总线时钟域内被正确同步和采样。
2. ARTRY的影响：一个未被及时处理的ARTRY（例如，由于某个监听者未及时响应）会阻塞整个总线，因为它会使QBG条件永远不成立。你需要确保系统中所有能发出ARTRY的设备（通常是带有缓存的其他处理器或Agent）的响应逻辑和时序符合规范。
3. Parking机制：如果总线上没有请求，仲裁器可以将总线“停泊”给一个默认主设备（通过持续向它发出BG）。这个主设备在总线空闲时可以直接使用总线而无需先发BR，这能减少延迟。你需要理解你的仲裁器是否以及如何实现Parking，并配置好MPC8260的相关寄存器（如HID0）。

4. 地址传输与属性：定义你要做什么

一旦获得地址总线，主设备就进入地址传输阶段。这个阶段的核心是TS信号，它像一声发令枪，标志着地址和传输属性的有效性。

4.1 TS (Transfer Start)：一切开始的标志

TS低有效，且只持续一个时钟周期。

• 作为输出（MPC8260启动传输）：

  • 在识别到合格BG后的下一个周期，MPC8260会同时断言ABB和TS。TS断言的那个周期，地址总线A[0:31]和所有传输属性信号（TT, TSIZ, TBST, GBL, CI, WT）必须已经稳定有效。
  • 隐含的数据请求：如果TT[0:4]编码表明本次事务需要数据阶段（比如存储器读/写），那么TS的断言也隐含了对数据总线的请求。这意味着数据仲裁可以（并且应该）与地址传输并行开始，这是实现高性能流水线的关键。
  • TS只断言一个周期，之后在整个地址 tenure 期间保持取消断言状态，直到地址阶段结束。

• 作为输入（MPC8260监听或作为从设备）：

  • 当MPC8260检测到外部主设备断言TS时，它必须在该周期锁存地址和属性信号，用于监听查询或判断自己是否为目标从设备。

4.2 地址与属性信号详解

地址和属性信号在TS有效的同一个周期被驱动/采样，并在整个地址 tenure 期间保持有效（直到AACK后释放）。

1. A[0:31]：32位物理地址。对于突发或扩展操作，给出的地址是双字（8字节）对齐的起始地址。
2. TT[0:4] (Transfer Type)：这5位信号定义了事务的根本类型，是总线协议的“操作码”。常见编码包括：
   • b00000: 保留
   • b00100: 带地址的单个读（Single Read with Address）
   • b00110: 带地址的突发读（Burst Read with Address）
   • b01000: 单个写（Single Write）
   • b01010: 突发写（Burst Write）
   • b11100: 缓存行无效（Dcache Invalidate）
   • b11110: 缓存行触摸加载（Dcache Touch Load）
   • 等等。具体编码需查阅手册第8章。理解TT是区分普通存储访问与缓存维护操作的关键。
3. TSIZ[0:3]：定义传输的数据大小，单位是字节。例如，TSIZ=4表示传输4字节。在图形传输操作中，TSIZ与TBST一起构成资源ID（Resource ID）的一部分。
4. TBST (Transfer Burst)：高电平表示这是一个突发传输。突发传输意味着在同一个地址 tenure 下，会有多个连续的数据节拍（通常是4个或8个）在数据总线上传输，用于高效填充缓存行。
5. GBL (Global)：高电平表示这是一个全局事务。全局事务必须被总线上所有具有缓存能力的设备（Snooper）监听，以维护多处理器间缓存的一致性。GBL信号通常来源于MMU的M位（WIM位）。
6. CI (Cache Inhibit)：高电平表示此事务禁止被缓存。对于映射到I/O设备、共享内存或需要严格顺序访问的内存区域，应设置CI。它也来源于MMU的I位。
7. WT (Write-Through)：高电平表示写操作应采用“透写”模式。在透写模式下，数据会同时写入缓存和主存。它来源于MMU的W位。注意：WT信号在读事务中也可能被断言，这用于指示该读操作获取的数据在后续写操作中应使用透写策略。

设计注意事项：属性信号的驱动强度由于地址和属性信号是多个设备共享的，当MPC8260作为主设备驱动它们时，必须确保有足够的驱动能力（足够的输出电流）以在规定的建立时间内达到稳定的高/低电平，尤其是在负载较重、走线较长的情况下。同样，当MPC8260作为从设备或监听者时，这些输入信号需要良好的终端匹配（如串联电阻）来防止反射，确保信号完整性。

5. 地址传输终止：确认或重试

地址 tenure 不能无限期持续，需要从设备或监听者给出明确的终止信号。这就是AACK和ARTRY的职责。

5.1 AACK (Address Acknowledge)：正常的结束符

AACK低有效，由目标从设备（或默认从设备）在成功解码地址后发出，表示“地址已接收，可以结束地址阶段了”。

• 作为输入（MPC8260作为主设备）：

  • 当MPC8260发起一个事务后，它会在TS发出后的可编程时钟数后（取决于系统设计）等待AACK。收到AACK断言后，MPC8262在下一个周期就会释放地址总线（A, TS, 属性信号变为高阻）和ABB，并采样ARTRY信号。
  • 时序要求：AACK必须在TS之后至少2个时钟周期才能断言。这给了从设备足够的地址解码和响应时间。

• 作为输出（MPC8260作为从设备响应）：

  • 当MPC8260的内存控制器或本地总线单元识别出自己是某个事务的目标时，它需要生成AACK来终止地址阶段。这个延迟通常是可配置的，通过内存控制器的相关寄存器（如ORx, BRx中的ATOM位域）来设置等待状态。

5.2 ARTRY (Address Retry)：意外的暂停键

ARTRY是60x总线维护缓存一致性的核心机制之一，低有效。它像一个“否决”按钮，由监听者（Snooper）发出，要求重试整个地址 tenure。

• 触发条件：最常见的情况是，一个设备监听到一个全局读事务（GBL=1, 读操作），而该地址的数据在其缓存中处于“已修改”状态。为了确保读操作获得最新数据，该监听者需要先将缓存中修改的数据写回主存（Copy-Back），然后才能让原读事务继续。在这个过程中，它通过断言ARTRY来“叫停”当前地址 tenure。
• 作为输入（MPC8260主设备收到重试）：
  • 如果MPC8260是主设备，在AACK后的周期采样到ARTRY有效，它必须立即取消断言BR（如果当时正断言着），并放弃当前事务。如果数据 tenure 已经开始，也必须立即中止。
  • 随后，MPC8262需要等待一段时间（通常是仲裁器确保Copy-Back完成），然后重新发起请求（BR）。原监听者完成回写后，新的请求才能成功完成。
• 作为输出（MPC8260作为监听者要求重试）：
  • 如果MPC8260的数据缓存需要执行Copy-Back，它会在TS后的第三个总线周期断言ARTRY。关键动作：在断言ARTRY后的第二个周期（即AACK后的周期），如果它需要执行回写，它会同时断言BR，以争取总线来回写数据。
• 独特的撤销时序：ARTRY是一个“线与”信号，多个设备可以同时驱动它。因此，它的撤销过程有特殊时序：先进入高阻态至少半个处理器周期，然后被驱动为取消断言（高电平）一个总线周期，最后再回到高阻态。这个设计是为了让所有驱动ARTRY的设备都能安全地释放总线，避免冲突。

地址终止阶段的调试难点： “事务被卡住，AACK永不返回”或“事务频繁重试”是常见问题。

1. AACK超时：首先检查从设备的地址解码逻辑是否正确，响应逻辑是否能在规定时间内产生AACK。使用逻辑分析仪，触发TS信号，观察AACK是否在预期周期内出现。如果没有，检查从设备的片选、读写使能等控制信号。
2. ARTRY风暴：如果系统中有多个带缓存的处理器，且缓存一致性协议配置不当，可能导致一个读操作引发多个ARTRY，形成“乒乓”效应，严重降低性能。需要检查各处理器的缓存配置（如哪些内存区域被标记为可缓存、全局），并确保Cache Coherence逻辑正确。有时，将频繁共享的数据区域设置为CI（Cache Inhibit）可以避免不必要的监听和重试。
3. ARTRY与AACK的竞争：ARTRY必须在AACK断言后的那个周期被采样。如果监听者逻辑太慢，ARTRY可能错过这个采样窗口，导致一致性错误。必须严格按照手册的时序要求设计监听逻辑。

6. 数据仲裁、传输与终止：完成数据交换

地址阶段成功后，事务进入数据阶段。数据总线是独立的资源，需要另一套仲裁机制。

6.1 DBG (Data Bus Grant) 与 DBB (Data Bus Busy)：数据总线的守门人

其逻辑与地址仲裁的BG/ABB高度相似。

• 合格数据授权（Qualified Data Grant）条件：QDG = DBG • ¬DBB • ¬ARTRY
  • 注意这里的ARTRY条件，它关联的是当前这个数据 tenure 对应的地址 tenure，而不是总线上可能存在的其他地址 tenure 的ARTRY。这保证了数据仲裁的局部正确性。
• DBB：数据总线忙信号，低有效。主设备在获得合格数据授权后的下一个周期断言DBB，宣告占有数据总线。数据 tenure 结束时，在最后一个TA或TEA后的周期撤销DBB。

重要区别：数据仲裁没有独立的“数据请求”信号。TS信号的断言本身就隐含了数据请求。因此，外部仲裁器需要监听TS信号，并结合事务类型（TT）来判断是否需要启动数据仲裁。

6.2 D[0:63] 与 DP[0:7]：数据与校验

• 数据对齐：64位数据总线分为8个字节通道（Lane），DP[0]对应D[0:7]，以此类推。对于小于8字节的传输，只有对应的字节通道有效。
• 奇偶校验：DP信号提供奇校验。对于写操作，MPC8260计算每个字节的奇偶位并驱动DP；对于读操作，MPC8260检查每个字节通道的奇偶性，如果使能了奇偶校验（通过BCSR[PAR_EN]），检测到偶校验（错误）会引发检查停止（Checkstop）。注意：无论传输大小，所有8个字节通道的奇偶校验都会被检查。这意味着即使你只传输1个字节，也需要为所有8个DP信号提供正确的奇偶值，否则可能引发错误。

6.3 TA (Transfer Acknowledge)：数据节拍的收据

TA低有效，是数据阶段最重要的握手信号。

• 对于读操作：从设备在准备好有效数据后，在驱动数据到总线上的同时断言TA。MPC8260在TA有效的周期采样数据。
• 对于写操作：从设备在成功锁存数据后断言TA，告知主设备可以结束当前数据节拍。
• 突发传输：在突发读或写中，每一个数据节拍都需要一个独立的TA来确认。TA的每次断言都标志着一个数据节拍的完成，并触发主设备在下一个周期提供或接收下一个节拍的数据（对于突发写，数据在TA前一个周期就已变化）。
• 等待状态插入：从设备可以通过延迟断言TA来插入等待状态，延长数据访问时间。TA撤销期间，当前数据节拍被“拉伸”。

TA的复杂时序： 手册特别指出了TA断言时间与PCI控制器和ARTRY机制的关系，这是容易出错的地方：

1. 基本规则：TA最早必须在对应地址 tenure 的AACK之后至少1个周期才能断言。
2. 涉及全局事务与ARTRY：如果系统允许PCI控制器发起60x总线全局事务，并且使用了ARTRY机制，那么TA的断言还必须至少晚于ARTRY可能被断言的时间点1个周期。这是为了保证在地址重试可能发生的窗口内，不进行数据确认，避免数据状态不一致。
3. 缓存读等待状态：当MPC8260配置为1:1时钟模式并向数据缓存执行突发读时，它要求��TS和第一个TA之间至少有2个等待状态（对于1.5:1模式是1个）。如果从设备（如SDRAM控制器）响应太快，不满足这个要求，可能导致缓存数据错误。这是一个经典的硬件兼容性问题，必须在设计内存控制器时予以满足。

6.4 TEA (Transfer Error Acknowledge)

TEA低有效，用于指示数据传输错误（如访问了不存在的地址、校验错误等）。当TEA断言时，当前数据 tenure 被异常终止，MPC8260通常会引发一个机器检查异常（Machine Check Exception）。

7. 实战配置与调试技巧实录

理解了信号机制后，最终要落到设计和调试上。以下是一些从实际项目中总结的经验。

7.1 外部仲裁器设计要点

如果你需要为MPC8260和另一个主设备（如FPGA）设计一个外部仲裁器，核心是实现一个状态机，公平地处理BR/BG/ABB和隐含的DBG/DBB仲裁。

1. 优先级策略：通常采用固定优先级或轮询。对于实时性要求高的设备（如DMA控制器），可赋予更高优先级。
2. Parking配置：将总线停泊给最频繁使用总线的主设备可以减少延迟。在MPC8260中，可以通过HID0寄存器配置其仲裁器行为。
3. ARTRY处理：仲裁器必须监控ARTRY信号。当ARTRY有效时，它应确保在重试条件解除前（通常需要等待几个周期，以便Copy-Back完成），不向原主设备或可能冲突的主设备发出有效的BG/QBG。
4. 隐含数据请求：你的仲裁器逻辑必须解析TS和TT信号。如果TS有效且TT表明需要数据阶段，应立即开始数据总线仲裁流程，即使地址 tenure 还未结束（AACK未发出）。

7.2 逻辑分析仪调试实战

使用逻辑分析仪抓取60x总线信号是调试的不二法门。设置触发和解读波形是关键。

1. 触发设置：
   • 基础触发：以TS的下降沿作为核心触发条件，可以捕获每一个事务的开始。
   • 故障触发：如果事务失败，可以设置触发条件为：TS有效后，超时（如100个时钟周期）仍未见到AACK有效。或者触发ARTRY有效来研究重试问题。
   • 特定事务触发：结合地址线（A）、TT和TSIZ，可以设置触发特定地址范围或特定类型的事务。
2. 波形解读步骤：
   • 第一步：找TS。定位到TS脉冲，这是一个事务的起点。
   • 第二步：看仲裁。向前看几个周期，找到BR和BG的交互，确认主设备是如何获得总线权的。检查QBG条件（BG & !ABB & !ARTRY）是否在TS前一周期满足。
   • 第三步：看地址/属性。在TS有效的周期，记录地址A和所有属性信号（TT, TSIZ, TBST, GBL, CI, WT）。这定义了事务。
   • 第四步：看终止。找到AACK脉冲，确认地址阶段结束。紧接着的周期，检查ARTRY是否被采样为有效（决定是否重试）。
   • 第五步：看数据流（如果需要）。找到DBB有效周期，这是数据阶段的开始。观察每个数据节拍对应的TA脉冲，以及数据总线D上的变化。检查TA的延迟是否符合从设备性能预期。
3. 常见问题波形：
   • BR持续有效，但无BG/TS：说明仲裁器未响应。检查仲裁器逻辑、ABB是否被其他设备长期占用、ARTRY是否被意外锁死。
   • TS有效后，AACK迟迟不来：从设备响应慢或地址解码错误。检查从设备的片选、读写信号，用示波器测量关键控制信号的时序和质量。
   • 频繁的ARTRY：通常是缓存一致性冲突。检查涉及地址的缓存行状态，考虑使用CI属性或软件缓存控制指令（如dcbf）来管理共享数据。

7.3 软件视角的协同

总线行为并非完全由硬件决定，软件配置至关重要。

1. 内存控制器配置：通过OR（Option Register）和BR（Base Register）寄存器组，为不同的存储区域（如SDRAM, Flash, FPGA寄存器）设置正确的访问属性：CI（缓存禁止）、WT（透写）、GBL位。错误的配置会导致性能下降或数据一致性问题。
2. 缓存控制：对于需要共享的数据区，软件可以主动使用缓存失效（dcbi）或写回（dcbf）指令来维护一致性，减少硬件ARTRY的发生。
3. 性能优化：利用突发传输（TBST）和正确的缓存策略，可以极大提升数据吞吐量。确保频繁访问的代码和数据区域被配置为可缓存（CI=0）且非全局（GBL=0，如果不在多核间共享），以利用MPC8260的片上缓存。

理解MPC8260的60x总线，就像学习一门处理器与外界对话的“语言”。仲裁信号是礼貌的“请求与许可”，传输信号是清晰的“陈述与内容”，终止信号是明确的“确认与反馈”。掌握这门语言的语法（时序）和语义（功能），你就能设计出稳定高效的硬件系统，也能在出现问题时，像侦探一样通过逻辑分析仪上的波形，迅速找到对话中的“误解”或“冲突”所在。这份理解，是每一个嵌入式硬件工程师从连接芯片到驾驭系统的必经之路。