Kinetis K22F I2S/SAI时序参数深度解析与低功耗音频设计实践-编程实验室

1. 项目概述与核心价值

如果你正在用Kinetis K22F这类Cortex-M4内核的MCU做音频相关的嵌入式开发，比如智能音箱、数字音频效果器、无线耳机或者任何需要处理I2S/SAI音频流的设备，那么你肯定绕不开一个核心问题：如何确保音频数据在MCU和外部编解码器（Codec）之间稳定、无错地传输？这个问题看似简单，背后却是一系列精确的时序参数在支撑。我见过不少项目，音频播放时偶尔出现的“噼啪”声、数据错位导致的失真，甚至系统在低功耗模式下直接“哑火”，追根溯源，十有八九是时序没配置对。

I2S（Inter-IC Sound）和它的增强版SAI（Synchronous Audio Interface），本质上是一种用于传输数字音频的同步串行通信协议。它不像I2C或SPI那样有复杂的地址和命令，核心就是三根线（有时四根）：位时钟（BCLK）、帧同步或左右声道时钟（FS/LRCLK）、发送数据线（TXD）和接收数据线（RXD）。协议简单，但对时序的要求极其严苛。BCLK的每一次跳变，FS信号的边沿，数据线的稳定窗口，都必须严格对齐，容不得半点马虎。这就像一支交响乐团，每个乐手（信号）都必须精准地踩在指挥（时钟）的节拍上，任何一个声部抢拍或拖拍，整首曲子就毁了。

Kinetis K22F的数据手册里，关于I2S/SAI的时序参数表格，乍一看全是枯燥的数字和缩写，比如S14、S15、tSU、tHD。但正是这些数字，定义了你的音频系统在“全速奔跑”（Normal Run模式）和“深度睡眠”（VLPS模式）等各种状态下，能否依然保持清晰、稳定的“嗓音”。很多开发者习惯直接套用库函数或参考例程的默认配置，这在单一工作模式下或许能跑起来，但一旦涉及模式切换、低功耗设计，或者对音频质量有更高要求时，问题就会暴露出来。理解并善用这些时序参数，是你从“能让它响”到“能让它好听且省电”的关键跨越。

这篇文章，我就以K22F的数据手册为蓝本，结合我自己在多个音频项目里踩过的坑，带你把这些时序参数掰开揉碎了讲清楚。我们不光要看懂表格里的Min.和Max.，更要弄明白它们在不同工作模式（Normal/Wait/Stop vs. VLPR/VLPW/VLPS）和电压范围（Limited vs. Full）下的变化规律，以及这些变化对实际电路设计、软件配置意味着什么。无论你是正在选型评估的硬件工程师，还是埋头调试音频驱动的软件工程师，这些内容都能帮你构建起对嵌入式音频接口时序的底层认知，从而设计出更稳健、更高效的系统。

2. I2S/SAI时序基础与K22F接口概览

2.1 I2S/SAI协议核心信号与时序关系

要理解数据手册里的参数，首先得对I2S/SAI的基本信号和它们之间的舞蹈关系有个清晰的认识。我们以最经典的四线制I2S为例（SAI模式更灵活，但基础时序概念相通）：

位时钟（BCLK, Bit Clock）：这是整个传输的节拍器。每个BCLK周期对应传输一个音频数据位（bit）。频率由音频采样率和数据位宽决定，比如44.1kHz采样率、32位数据位宽，BCLK频率就是 44.1kHz * 32 * 2（立体声两个通道）= 2.8224 MHz。BCLK的占空比通常要求接近50%。
帧同步/左右声道时钟（FS, Frame Sync / LRCLK）：这个信号标识一个音频数据帧（Frame）的开始，同时其电平（高或低）通常用于指示当前传输的是左声道数据还是右声道数据。FS的频率就是音频的采样率（如44.1kHz）。在I2S标准格式下，FS在BCLK下降沿变化，数据在BCLK下降沿后一个时钟周期开始传输。
发送数据（TXD）与接收数据（RXD）：这两根是实际承载音频数据的信号线。数据在BCLK的某个边沿（通常是下降沿）被采样或更新。数据位在FS变化后的第二个BCLK周期开始有效（这是I2S标准的一个特点，留出了一个BCLK周期的延迟）。

它们之间的时序关系，核心就是几个时间参数：建立时间（Setup Time,tSU）、保持时间（Hold Time,tHD）和传播延迟（Propagation Delay）。

建立时间（tSU）：对于接收端（如MCU作为Slave接收外部数据），tSU定义了数据信号（RXD）必须在时钟信号（BCLK）的有效边沿到来之前保持稳定的最短时间。如果数据变化太晚，在时钟边沿附近还在跳变，接收端就可能采样到错误的值。
保持时间（tHD）：对于接收端，tHD定义了数据信号在时钟有效边沿之后，必须继续保持不变的最短时间。这是为了确保内部电路有足够的时间锁存数据。
传播延迟：对于发送端（如MCU作为Master输出时钟和数据），tCLK-Q或类似参数（如数据手册中的S15: I2S_TX_BCLK to I2S_TXD output valid）定义了从时钟边沿到数据输出有效之间的最大延迟。这个延迟必须满足接收端对tSU的要求。

注意：I2S协议本身是同步的，看似对绝对时序要求不高，但在跨设备、尤其是主从设备由不同时钟域驱动时，建立和保持时间就是保证同步可靠性的生命线。忽略它们，轻则音频质量下降，重则通信完全失败。

2.2 K22F的SAI模块与引脚复用

K22F的SAI模块功能相当强大，支持I2S、AC‘97、TDM等多种音频协议格式，可以灵活配置为主机或从机。但在硬件连接上，第一步是正确分配引脚。

从你提供的引脚复用表中，我们可以看到与I2S0相关的信号分布在多个引脚上，主要通过ALT功能映射。例如：

I2S0_TX_BCLK：可以映射到PTA5(ALT4)、PTC3(ALT6)、PTB18(ALT4)。
I2S0_TX_FS：可以映射到PTA13(ALT4)、PTC2(ALT6)、PTB19(ALT4)。
I2S0_TXD0：可以映射到PTA12(ALT4)、PTC1(ALT6)。
I2S0_RXD0：映射到PTC5(ALT4)。
I2S0_RX_BCLK：映射到PTC9(ALT4)。
I2S0_RX_FS：映射到PTC10(ALT4)。
I2S0_MCLK：映射到PTC8(ALT4)，这个主时钟通常用于给外部编解码器提供精准的时钟源。

引脚选择实操心得：

优先考虑信号完整性：尽量将同一组I2S信号（BCLK, FS, TXD, RXD）分配到同一端口（例如都集中在Port C）或物理位置靠近的引脚上。这能减少走线长度差异，降低信号偏移（Skew），对高速音频流（如192kHz/24bit）尤为重要。
注意GPIO速度配置：在Port控制寄存器中，为这些引脚选择正确的输出驱动强度和压摆率。对于高速BCLK（如>12MHz），可能需要配置为高速模式。配置不当会导致信号边沿过于缓慢，违反建立/保持时间。
未用引脚处理：对于未使用的模拟功能引脚（如ADC输入、DAC输出、VREF等），数据手册的“Table 49”给出了明确建议：悬空（Float）。切勿随意上拉或下拉，尤其是模拟引脚，不当的偏置可能增加功耗或引入噪声。数字功能引脚如果未用，可以配置为GPIO输出低或输入禁用并悬空。

3. 深入解析数据手册中的时序参数表

数据手册中时序参数表是设计的法律文件。我们以Table 46. I2S/SAI slave mode timing in Normal Run, Wait and Stop modes (full voltage range)为例，进行逐项解读。理解这个表，其他模式（Master模式、低功耗模式）的表格也就触类旁通了。

3.1 从模式（Slave Mode）关键参数详解

在从模式下，K22F的SAI模块接收外部主设备（如音频编解码器）提供的BCLK和FS时钟，并据此发送（TXD）和接收（RXD）数据。

S11: I2S_TX_BCLK/I2S_RX_BCLK cycle time (input)
- 参数：BCLK输入时钟周期。
- 值：Min = 80 ns。注意，这里只有最小值，没有最大值。
- 解读：这规定了外部主设备提供给K22F的BCLK时钟的最短周期，即最高频率。T_cycle_min = 80 ns，换算成最高频率F_max = 1 / 80ns = 12.5 MHz。这意味着在从模式下，K22F可以接受最高12.5MHz的BCLK。如果你的音频系统需要更高的BCLK（例如对应192kHz采样率、32位位宽、立体声：192k * 32 * 2 = 12.288MHz，接近极限），就需要谨慎评估裕量。
S12: I2S_TX_BCLK/I2S_RX_BCLK pulse width high/low (input)
- 参数：BCLK输入时钟高电平和低电平的脉冲宽度。
- 值：Min = 45% of BCLK period。
- 解读：这要求外部主设备产生的BCLK时钟占空比必须在45%~55%之间，接近理想的50%。一个占空比严重失衡的BCLK会缩短数据有效窗口，容易导致建立或保持时间违规。
S13: I2S_TX_FS/I2S_RX_FS input setup before I2S_TX_BCLK/I2S_RX_BCLK
- 参数：FS信号在BCLK边沿之前的建立时间。
- 值：Min = 5.8 ns。
- 解读：这是输入时序要求。当K22F作为从设备时，它要求外部的FS信号在BCLK的某个有效边沿（通常是K22F内部用来采样FS的边沿）到来之前，至少提前5.8ns就已经稳定。你需要确保你的主设备能满足这个要求。
S14: I2S_TX_FS/I2S_RX_FS input hold after I2S_TX_BCLK/I2S_RX_BCLK
- 参数：FS信号在BCLK边沿之后的保持时间。
- 值：Min = 2 ns。
- 解读：同样是对输入的要求。FS信号在BCLK有效边沿之后，还需要保持至少2ns不变。S13和S14共同定义了FS信号相对于BCLK边沿的稳定窗口。
S15: I2S_TX_BCLK to I2S_TXD/I2S_TX_FS output valid
- 参数：从BCLK边沿到TXD数据（或FS输出）变为有效的最大延迟。
- 值：Max = 28.5 ns。
- 解读：这是输出时序特性。当K22F作为从设备发送数据时，在内部BCLK时钟边沿触发后，它的TXD数据引脚最晚会在28.5ns内更新为有效值。这个参数决定了K22F作为发送方时，留给接收方（外部主设备）的建立时间是否足够。这是计算系统时序裕量的关键参数之一。
S17: I2S_RXD setup before I2S_RX_BCLK
- 参数：RXD数据在BCLK边沿之前的建立时间。
- 值：Min = 5.8 ns。
- 解读：输入要求。当K22F接收数据时，外部主设备发送的RXD数据必须在BCLK有效边沿前至少5.8ns保持稳定。
S18: I2S_RXD hold after I2S_RX_BCLK
- 参数：RXD数据在BCLK边沿之后的保持时间。
- 值：Min = 2 ns。
- 解读：输入要求。RXD数据在BCLK有效边沿后还需保持至少2ns。

如何利用这些参数做设计检查？假设你使用一个外部音频Codec作为主设备，K22F作为从设备接收音频数据（RXD）。你需要确保：

Codec输出的BCLK频率 ≤ 12.5MHz，占空比在45%~55%。
Codec输出的RXD数据，相对于它提供给K22F的BCLK边沿，其建立时间t_SU_codec必须大于K22F要求的S17 (5.8 ns)。
Codec输出的RXD数据，其保持时间t_HD_codec必须大于K22F要求的S18 (2 ns)。
通常，Codec的数据手册也会给出其t_SU和t_HD。你需要将两边的时序图对齐，进行裕量计算。裕量 = 实际时间 - 要求时间。裕量为正且足够大（建议至少几纳秒以应对噪声和温漂），时序才可靠。

3.2 主模式（Master Mode）与电压范围影响

主模式下，K22F负责产生BCLK和FS时钟，并输出数据。我们看Table 45中的几个关键参数：

S3: I2S_TX_BCLK/I2S_RX_BCLK cycle time (output)
- 值：Min = 80 ns。同样对应最高12.5MHz输出。
- 解读：这限制了K22F作为主机时能生成的最高BCLK频率。软件配置分频器时不能超过此限。
S7: I2S_TX_BCLK to I2S_TXD valid
- 值：Max = 15 ns (Full Voltage Range)。
- 解读：主模式下，K22F输出数据有效延迟的最大值。对比从模式的S15（28.5 ns），主模式的输出延迟更小。这是因为在主模式下，时钟和数据由内部同步产生，路径更优化。
S9: I2S_RXD/I2S_RX_FS input setup before I2S_RX_BCLK
- 值：Min = 27 ns (Full Voltage Range)。
- 解读：这个值比从模式下的S13 (5.8 ns) 大很多！这是一个极易被忽略的关键点。当K22F作为主机时，它对外部从设备输入数据的建立时间要求更宽松（27ns），而从模式时要求更严格（5.8ns）。这背后的逻辑是：作为主机，它控制时钟，可以调整内部采样点；作为从机，它必须快速响应外部时钟，因此要求更苛刻的输入建立时间。

电压范围（Limited vs. Full）的影响：数据手册将时序分为“Limited voltage range”和“Full voltage range”两种条件。通常，“Limited range”指在更优的电压条件（如VDD接近3.3V）下测得的更佳性能（时序数值更小）。“Full range”则覆盖了整个工作电压范围（1.71V-3.6V），保证在最差电压条件下也能满足的时序（数值更大）。设计时必须以“Full voltage range”下的参数为准进行最坏情况分析（Worst-Case Analysis），这样才能确保产品在所有可能的供电条件下稳定工作。例如，Slave模式下S15参数，在Limited range下是20ns，在Full range下是28.5ns，设计时必须按28.5ns来算裕量。

4. 低功耗模式下的时序性能分析与设计策略

对于电池供电的音频设备（如TWS耳机），低功耗模式（VLPR, VLPW, VLPS）是延长续航的关键。但天下没有免费的午餐，降低功耗通常意味着降低核心时钟频率或关闭部分高速电路，这会直接影响外设接口的性能。

4.1 VLPR/VLPW/VLPS模式时序特性解读

对比Table 47/48 (VLPR/VLPW/VLPS)和Table 45/46 (Normal Run)，可以发现所有时序参数都显著增大了（即性能下降了）：

时钟频率大幅降低：
- Master模式BCLK最小周期（S3）：从80ns (12.5MHz) 变为250ns (4MHz)。
- Slave模式BCLK最小周期（S11）：从80ns (12.5MHz) 变为250ns (4MHz)。
- 这意味着在低功耗模式下，系统能处理的最高音频采样率和位宽组合受到严格限制。例如，44.1kHz * 16bit * 2 = 1.4112MHz的BCLK在4MHz极限内，但如果是44.1kHz * 32bit * 2 = 2.8224MHz，就非常接近极限，裕量很小。而96kHz或192kHz的音频在低功耗模式下基本无法实现。
建立、保持和延迟时间增加：
- Slave模式输出延迟S15：从28.5ns 变为63ns。
- Slave模式输入建立时间S17：从5.8ns 变为30ns。
- Master模式输入建立时间S9：从27ns 变为45ns。
- 这些时间的增加，直接压缩了系统时序裕量。在Normal模式下裕量充足的设计，切换到低功耗模式后可能处于临界状态甚至违规。

4.2 低功耗音频系统设计实践与避坑指南

基于以上分析，在设计需要进入低功耗模式的音频应用时，必须采用不同的策略：

策略一：动态配置，模式感知这是最灵活也是最具挑战性的方案。系统需要在不同功耗模式间动态切换SAI的配置。

进入低功耗模式前：如果SAI通信必须维持（例如播放背景音乐），则必须在切换核心时钟（进入VLPR等模式）之前，通过软件重新计算并配置SAI的分频器，确保生成的BCLK频率满足低功耗模式下的最大频率要求（≤4MHz）。这通常意味着需要降低音频的有效采样率或位宽。
退出低功耗模式后：在恢复高速时钟后，需要重新将SAI配置为正常性能参数。关键点：模式切换期间，音频流可能会出现短暂中断或噪声，需要在软件上做好静音（Mute）或淡入淡出处理。

策略二：性能降级，统一配置如果产品对低功耗模式下的音频性能要求不高（例如仅用于播放系统提示音），可以采用一个折中的统一配置。即按照低功耗模式（VLPR）下最严格的时序（如BCLK周期250ns）来设计整个系统的音频参数。这样无论在哪种模式，SAI都能工作。缺点是牺牲了Normal模式下的高性能潜力。

策略三：关闭SAI，异步唤醒对于间歇性工作的音频设备（如语音助手），最省电的策略是在静默期完全关闭SAI模块（断电），MCU进入最深的停止模式（VLPS）。当需要播放音频时，通过外部中断（如按键、语音唤醒）唤醒MCU，初始化SAI和Codec，再开始播放。这种方案功耗最低，但会有明显的音频启动延迟。

实操心得：低功耗模式下的MCLK陷阱很多外部音频Codec需要主时钟MCLK（通常为256或512倍采样频率）来驱动其内部PLL。在K22F中，MCLK可以由SAI模块生成（如通过PTC8引脚）。在低功耗模式下，核心时钟频率降低，可能导致你无法生成Codec所需的高频、高精度的MCLK。此时有两种选择：1) 选择支持内部振荡器的Codec，不依赖外部MCLK；2) 在低功耗模式下，使用一个独立的、始终开启的低功耗时钟源（如慢速IRC）来生成MCLK，但这会增加复杂性和功耗。务必在选型初期就评估Codec的时钟需求与MCU低功耗能力的匹配度。

5. 基于时序参数的硬件设计与软件配置要点

5.1 PCB布局布线与时序保障

时序参数不仅是数字，它们对物理硬件设计提出了具体要求：

等长布线：对于BCLK、FS、TXD、RXD这一组高速信号线，应尽量保持走线长度匹配。特别是BCLK，作为时钟信号，其走线长度不应显著长于数据线，否则会导致数据相对于时钟的偏移（Skew）过大，侵蚀建立/保持时间窗口。通常要求时钟与数据线长度差控制在几百mil（毫米）以内。
减少容性负载：过长的走线、过多的过孔、并联的未用输入引脚都会增加信号线的容性负载，导致边沿变缓（上升/下降时间变长）。缓慢的边沿会直接吃掉宝贵的建立/保持时间裕量。确保走线简洁，并正确配置未用引脚的输入禁用功能。
电源去耦：在K22F的VDD/VSS引脚附近，尤其是为I/O供电的端口电源，放置足够且靠近的退耦电容（如100nF + 10uF）。干净的电源能减少信号上的噪声，防止因电源波动导致逻辑电平在阈值附近抖动，误触发采样。
阻抗匹配与端接：对于非常长的走线或极高频率（接近12.5MHz极限），可能需要考虑传输线效应和阻抗匹配。通常，在K22F这类MCU的音频频率下，只要走线不是特别长（例如小于10cm），端接不是必须的，但保持走线阻抗受控（如50-60欧姆）总是有益的。

5.2 驱动强度与压摆率配置

K22F的GPIO可以配置输出驱动强度和压摆率。这直接影响S15（输出有效延迟）这类参数。

高驱动强度/高速压摆率：可以更快地驱动负载，减小上升/下降时间，从而可能改善输出延迟。但副作用是：边沿变陡会加剧信号振铃（ringing）和电磁干扰（EMI），特别是当走线较长时。
低驱动强度/低速压摆率：边沿平缓，有利于减少EMI和振铃，但会增大输出延迟。
配置建议：对于短板内连接（MCU到相邻的Codec），默认或中等驱动强度通常足够。如果测量发现信号边沿质量差（过冲严重），应尝试降低驱动强度或启用压摆率控制，而不是盲目增强。务必用示波器观察实际信号波形，确保在满足时序要求的前提下，边沿干净无过冲。

5.3 软件配置检查清单

在代码中初始化SAI时，除了设置格式（I2S, Left-justified等）、数据位宽、主从模式外，请额外检查：

时钟源与分频计算：确认SAI的时钟源（例如系统核心时钟、外部晶振分频等）及其频率。根据目标音频参数（采样率、位宽、主从模式）精确计算分频器值，确保生成的BCLK实际频率满足数据手册限制（主模式≤12.5MHz Normal, ≤4MHz VLPR）。
主从模式匹配：确保MCU和外部Codec的主从模式设置一致。一个常见的错误是两端都配置成了主机或从机。
帧同步与数据延迟：根据数据手册Figure 25-29的时序图，正确配置TCR4寄存器中的FSE（Frame Sync Early）等位，以控制FS信号与数据之间的相位关系（例如，I2S标准要求数据在FS变化后延迟一个BCLK开始）。配置错误会导致左右声道数据错位。
低功耗模式切换序列：如果应用涉及低功耗，编写明确的模式切换函数。在进入低功耗前，保存SAI状态或停止传输；在唤醒后，执行完整的SAI重新初始化或状态恢复流程，并等待外部Codec稳定（通常需要几毫秒复位时间）。

6. 典型问题排查与调试技巧实录

即使按照手册设计，实际调试中仍会遇到问题。以下是我在实际项目中遇到的一些典型场景和解决方法。

6.1 问题一：音频播放有周期性“噼啪”声或失真

可能原因1：时序裕量不足，在信号抖动或噪声干扰下偶尔采样错误。
- 排查：使用示波器，同时测量BCLK和RXD（或TXD）信号。设置触发为BCLK边沿，观察数据信号在BCLK边沿前后的稳定窗口。测量实际的建立时间（t_SU_meas）和保持时间（t_HD_meas）。
- 计算裕量：裕量_SU = t_SU_meas - 数据手册要求值（如S17）；裕量_HD = t_HD_meas - 数据手册要求值（如S18）。如果裕量小于2-3ns，就处于危险区。
- 解决：
  - 优化PCB布局，缩短走线，特别是时钟线。
  - 尝试降低BCLK频率（例如降低音频采样率或位宽）。
  - 检查并优化电源质量，增加去耦电容。
  - 如果是MCU作为从机，检查主机设备（Codec）的输出时序是否足够好。
可能原因2：缓冲区管理或DMA传输问题，导致数据断流或覆盖。
- 排查：“噼啪”声如果伴随有规律的空洞，可能是DMA传输完成中断服务程序（ISR）处理太慢，未能及时填充下一块数据缓冲区，导致SAI模块发送了旧数据或静音数据。
- 解决：
  - 优化DMA ISR，减少其执行时间。
  - 增大音频缓冲区（Ping-Pong Buffer）。
  - 检查系统中断优先级，确保音频DMA中断不被其他长时间中断阻塞。
  - 使用示波器或逻辑分析仪抓取DMA请求和完成信号，分析时序。

6.2 问题二：进入低功耗模式后，音频停止或严重失真

可能原因1：SAI时钟配置未随系统时钟切换而更新。
- 排查：在进入VLPR模式后，测量BCLK引脚的实际频率。是否远高于4MHz？或者根本没有信号？
- 解决：在切换功耗模式的函数中，确保在降低核心时钟频率后，立即重新配置SAI模块的分频器寄存器，使其基于新的、更低的时钟源生成合法的BCLK频率。许多底层驱动库可能不会自动处理这个细节。
可能原因2：外部Codec未进入对应的低功耗模式或时钟失锁。
- 排查：MCU进入低功耗后，是否通过I2C/SPI正确配置了Codec进入低功耗模式（如果支持）？Codec的MCLK输入是否还在？频率是否在Codec低功耗模式下的可接受范围内？
- 解决：实现一个完整的“音频子系统低功耗序列”：1) MCU通过控制接口通知Codec进入待机；2) MCU切换自身功耗模式并重配SAI时钟；3) 唤醒时，先恢复MCU配置，再通过控制接口唤醒并重新初始化Codec，等待其PLL锁定后再开始传输数据。

6.3 问题三：主从设备之间完全无通信，SAI寄存器显示各种错误标志

可能原因1：物理连接或引脚配置错误。
- 排查：这是最基本也最常犯的错误。使用万用表检查BCLK、FS、TXD、RXD、GND之间是否短路、断路。确认MCU引脚复用配置是否正确映射到了SAI功能（而非普通的GPIO）。
- 解决：对照原理图和引脚复用表，逐线检查。
可能原因2：时钟极性（CPOL）和相位（CPHA）或帧同步格式不匹配。
- 排查：I2S有标准格式，但SAI支持多种变体（左对齐、右对齐、DSP模式等）。确保MCU和Codec配置为完全相同的格式、数据位宽、字节序（MSB/LSB first）。
- 解决：仔细阅读两端芯片的数据手册中关于格式的章节。最简单的办法是，如果Codec是常见型号，先尝试使用其最经典的I2S模式配置。用逻辑分析仪抓取BCLK、FS、DATA信号，对照标准的I2S时序图逐个比对。
可能原因3：初始化和启动序列错误。
- 排查：SAI模块和外部Codec通常需要一个特定的上电和初始化序列。例如，需要先配置Codec，再使能SAI的发射器/接收器；或者需要先使能SAI的时钟生成，再打开数据流。
- 解决：严格遵循参考代码或数据手册中推荐的初始化流程。一个稳健的启动顺序是：1) 配置所有GPIO和引脚复用；2) 配置并使能SAI模块的时钟（但先不使能发射器/接收器）；3) 通过控制接口（I2C）配置外部Codec的所有寄存器，并使其退出复位、进入工作模式；4) 最后使能SAI模块的发射器（Transmitter）和/或接收器（Receiver）。关闭时顺序大致相反。