从举重裁判到FPGA：用Verilog HDL手把手实现一个三人表决器（附完整工程代码）

从举重裁判到FPGA：用Verilog HDL手把手实现一个三人表决器（附完整工程代码）

在举重比赛的赛场上，三名裁判的判决决定着运动员的成败。当杠铃被举起的瞬间，裁判们按下按钮——两名或以上认可即为成功。这个看似简单的规则背后，隐藏着数字电路设计中最经典的逻辑结构之一：多数表决器。本文将带你从体育赛场的现实场景出发，逐步拆解如何用Verilog HDL实现一个完整的三人表决器系统。

1. 从体育规则到数字逻辑

举重比赛的判决规则是理解多数表决逻辑的绝佳案例。让我们先明确几个关键概念：

• 输入信号：三名裁判的判决（A、B、C），用1表示"通过"，0表示"不通过"
• 输出信号：最终判决结果（F），1表示试举成功，0表示失败
• 逻辑规则：当两个或三个裁判给出"通过"时，输出为1

这种"少数服从多数"的决策机制，在数字系统中被称为多数表决电路。它不仅应用于体育裁判系统，还广泛用于：

• 容错计算机系统中的错误检测与恢复
• 分布式系统中的一致性协议
• 金融交易系统中的多重验证

1.1 构建真值表

真值表是逻辑设计的基础。对于三人表决器，所有可能的输入组合有2³=8种：

观察真值表可以发现，输出为1的情况有四种：

1. A=0, B=1, C=1
2. A=1, B=0, C=1
3. A=1, B=1, C=0
4. A=1, B=1, C=1

1.2 推导逻辑表达式

从真值表可以写出标准的"积之和"表达式：

F = A'BC + AB'C + ABC' + ABC

这个表达式可以简化为：

F = AB + AC + BC

提示：在Verilog中，我们既可以使用原始表达式，也可以使用简化后的表达式。简化后的表达式使用的逻辑门更少，但功能完全等效。

2. Verilog HDL实现

现在，我们将这个逻辑用Verilog HDL实现。Verilog作为硬件描述语言，允许我们用高级抽象的方式描述电路行为。

2.1 模块定义

首先定义模块的输入输出接口：

module majority_voter( input A, input B, input C, output F );

2.2 逻辑实现

有三种常见的方式可以实现表决逻辑：

方法1：使用连续赋值语句

assign F = (A & B) | (A & C) | (B & C);

方法2：使用行为描述

always @(*) begin case({A,B,C}) 3'b011: F = 1; 3'b101: F = 1; 3'b110: F = 1; 3'b111: F = 1; default: F = 0; endcase end

方法3：使用实例化基本逻辑门

wire and1, and2, and3; and U1(and1, A, B); and U2(and2, A, C); and U3(and3, B, C); or U4(F, and1, and2, and3);

注意：对于FPGA实现，综合器通常会将这三种描述方式优化为相似的电路结构。连续赋值语句最为简洁，推荐初学者使用。

2.3 完整模块代码

以下是完整的Verilog模块代码：

module majority_voter( input A, input B, input C, output F ); // 使用简化逻辑表达式 assign F = (A & B) | (A & C) | (B & C); endmodule

3. 仿真验证

设计完成后，必须通过仿真验证其功能正确性。我们将编写一个测试平台(Testbench)来验证所有可能的输入组合。

3.1 测试平台代码

module tb_majority_voter; // 输入 reg A; reg B; reg C; // 输出 wire F; // 实例化被测模块 majority_voter uut ( .A(A), .B(B), .C(C), .F(F) ); initial begin // 初始化输入 A = 0; B = 0; C = 0; // 测试所有8种组合 #10 A=0; B=0; C=0; #10 A=0; B=0; C=1; #10 A=0; B=1; C=0; #10 A=0; B=1; C=1; #10 A=1; B=0; C=0; #10 A=1; B=0; C=1; #10 A=1; B=1; C=0; #10 A=1; B=1; C=1; #10 $finish; end endmodule

3.2 预期波形分析

仿真波形应显示以下行为：

4. FPGA实现与验证

完成仿真验证后，我们可以将设计部署到实际的FPGA开发板上进行硬件验证。

4.1 引脚分配

假设我们使用Xilinx Basys3开发板，引脚分配可能如下：

4.2 约束文件示例

对于Vivado工具，约束文件(XDC)可能如下：

set_property PACKAGE_PIN J15 [get_ports A] set_property IOSTANDARD LVCMOS33 [get_ports A] set_property PACKAGE_PIN L16 [get_ports B] set_property IOSTANDARD LVCMOS33 [get_ports B] set_property PACKAGE_PIN M13 [get_ports C] set_property IOSTANDARD LVCMOS33 [get_ports C] set_property PACKAGE_PIN U16 [get_ports F] set_property IOSTANDARD LVCMOS33 [get_ports F]

4.3 上板验证步骤

1. 将设计综合并生成比特流文件
2. 连接开发板到PC
3. 使用Vivado硬件管理器编程FPGA
4. 拨动开关组合，观察LED输出是否符合预期

5. 进阶优化与扩展

基础功能实现后，我们可以考虑以下优化和扩展方向：

5.1 时序优化

在高速应用中，需要考虑信号传播延迟。我们可以通过以下方式优化：

// 使用流水线寄存器提高时序性能 reg F_reg; always @(posedge clk) begin F_reg <= (A & B) | (A & C) | (B & C); end assign F = F_reg;

5.2 参数化设计

使用Verilog参数使设计更通用：

module majority_voter #( parameter WIDTH = 3 )( input [WIDTH-1:0] votes, output result ); // 计算多数表决的逻辑 // ... endmodule

5.3 七人表决器扩展

基于三人表决器的原理，可以扩展到更多输入。例如七人表决器需要至少4个"同意"：

// 简单但低效的实现 assign F = (votes[6] + votes[5] + votes[4] + votes[3] + votes[2] + votes[1] + votes[0]) >= 4; // 更高效的树形结构实现 wire [1:0] sum01 = votes[0] + votes[1]; wire [1:0] sum23 = votes[2] + votes[3]; wire [1:0] sum45 = votes[4] + votes[5]; wire [2:0] sum0123 = sum01 + sum23; wire [2:0] sum456 = sum45 + votes[6]; wire [3:0] total_sum = sum0123 + sum456; assign F = total_sum >= 4;

6. 工程实践建议

在实际项目中实现表决器时，有几个关键点需要注意：

1. 输入同步：如果输入信号来自异步域，必须添加同步触发器避免亚稳态
2. 毛刺过滤：组合逻辑可能产生毛刺，必要时添加输出寄存器
3. 资源利用：在FPGA中，表决器通常使用LUT实现，但大规模表决器可能考虑DSP资源
4. 验证覆盖：确保测试覆盖所有边界情况，特别是临界通过/不通过的情况

// 带同步和寄存器的稳健实现 module robust_majority_voter( input clk, input rst, input A_async, input B_async, input C_async, output reg F ); reg A_sync, B_sync, C_sync; // 两级同步器 always @(posedge clk or posedge rst) begin if(rst) begin {A_sync, B_sync, C_sync} <= 3'b0; end else begin A_sync <= A_async; B_sync <= B_async; C_sync <= C_async; end end // 组合逻辑加输出寄存器 always @(posedge clk or posedge rst) begin if(rst) begin F <= 1'b0; end else begin F <= (A_sync & B_sync) | (A_sync & C_sync) | (B_sync & C_sync); end end endmodule

7. 应用场景扩展

多数表决逻辑在数字系统中有着广泛的应用，以下是一些典型场景：

1. 容错系统：在三模冗余(TMR)系统中，三个模块同时运行，表决器用于屏蔽单个模块的故障
2. 传感器融合：多个传感器数据通过表决机制提高可靠性
3. 分布式共识：区块链等分布式系统中的节点投票机制
4. 错误检测与纠正：在存储器或通信系统中检测和纠正错误

在FPGA项目中，我经常使用表决器结构来实现冗余设计。例如在一个高速数据采集系统中，使用三个独立的ADC通道，通过表决器输出最可能正确的值，显著提高了系统在噪声环境下的可靠性。