ZYNQ PS-PL协同实战：如何设计一个带触发与延时的多通道数据采集卡？-编程实验室

ZYNQ PS-PL协同实战：工业级多通道数据采集卡架构设计精要

在工业自动化与测试测量领域，数据采集系统的性能直接决定了整个系统的可靠性与精度。Xilinx ZYNQ系列SoC凭借其独特的ARM处理器(PS)与可编程逻辑(PL)协同架构，成为构建高性能数据采集系统的理想平台。本文将深入剖析如何基于ZYNQ设计一款支持复杂触发逻辑的8通道数据采集卡，重点解析PS-PL协同设计中的关键技术难点与优化策略。

1. 系统架构设计与功能规划

1.1 整体架构拓扑

工业级数据采集系统的核心需求在于实时性、可靠性和灵活性。我们的设计采用分层架构：

感知层：8路ADS8681 ADC芯片，每路独立配置采样率(最高1MHz)
逻辑控制层：ZYNQ PL端实现触发逻辑、数据缓存和DMA控制
处理传输层：ZYNQ PS端运行LWIP协议栈，实现网络数据传输
管理接口层：上位机通过TCP/IP进行参数配置和数据接收

[上位机] ←TCP/IP→ [ZYNQ PS] ←AXI DMA→ [PL FIFO] ←→ [ADC控制器] ↑↓AXI BRAM ↑ [参数配置] [触发逻辑]

1.2 关键性能指标

参数	指标值	备注
通道数	8路独立	可扩展至16路
采样率	1Hz-1MHz可编程	每通道独立设置
触发类型	内/外触发，正/负延时	延时精度10ns
数据传输速率	100Mbps TCP稳定传输	支持千兆以太网
系统延时	<50μs(触发到传输)	含信号处理时间

2. PL端关键模块实现

2.1 可配置采样率生成器

采样时钟生成是数据采集系统的核心，我们采用相位累加器技术实现高精度可编程频率合成：

module conv ( input rst_n, input clk_200M_in, input [31:0] fre_word_i, // 频率控制字 input fre_word_valid_i, output ad_conv_o ); reg [31:0] fre_word_ff; reg [32:0] fre_word_add_ff; always @(posedge clk_200M_in) begin if(fre_word_valid_i) fre_word_ff <= fre_word_i; // 更新频率控制字 fre_word_add_ff <= fre_word_ff + fre_word_add_ff[31:0]; end // 利用累加器溢出生成脉冲 assign ad_conv_o = (fre_word_add_ff[32]) ? ~ad_conv_ff : ad_conv_ff; endmodule

提示：频率控制字计算公式为freq(Hz) = (control_word × 200MHz)/2³²，可实现0.046Hz的分辨率

2.2 多通道触发逻辑设计

触发系统支持四种工作模式组合：

触发源选择
- 内部定时触发
- 外部信号边沿触发
延时模式
- 正延时：触发事件后开始采集
- 负延时：触发前预采集(需FIFO支持)

// 触发状态机示例 localparam IDLE = 3'd0, PRE_DELAY = 3'd1, CAPTURE = 3'd2, POST_DELAY= 3'd3; always @(posedge adc_clk) begin case(state) IDLE: if(ext_trigger) state <= (delay_mode) ? PRE_DELAY : CAPTURE; PRE_DELAY: if(delay_cnt == SET_VALUE) state <= CAPTURE; CAPTURE: if(sample_cnt == BUF_SIZE) state <= POST_DELAY; endcase end

2.3 基于AXI Stream的多通道数据调度

8通道数据轮询发送是系统设计的难点，我们采用状态机+优先级仲裁的方案：

module tx_data_gen #(parameter TCP_TX_LENTH = 1024)( input [15:0] ch1_tx_data_i, input ch1_tx_dvalid_i, output reg ch1_rd_req_o, // ...其他通道接口... output reg [15:0] tx_data_o ); // 通道优先级状态编码 localparam CH_SEL_WIDTH = $clog2(8); reg [CH_SEL_WIDTH-1:0] current_ch; always @(posedge clk_i) begin if(tx_busy) begin case(current_ch) 0: if(ch1_has_data) begin tx_data_o <= ch1_tx_data_i; ch1_rd_req_o <= 1'b1; end // ...其他通道处理... endcase end end endmodule

3. PS-PL高效数据交互机制

3.1 双缓冲DMA传输优化

为避免数据丢失，我们设计乒乓缓冲方案：

PL端：使用异步FIFO隔离时钟域
- 写时钟：ADC采样时钟(最高50MHz)
- 读时钟：PS DMA时钟(100MHz)
PS端：双缓冲交替工作
- Buffer A接收数据时，Buffer B通过LWIP发送
- 通过中断触发缓冲区切换

// DMA传输核心代码片段 void send_dma_data() { if(!first_trans_start) { XAxiDma_SimpleTransfer(&AxiDma, (u32)RxBufferPtr[0], PAKET_LENGTH, XAXIDMA_DEVICE_TO_DMA); first_trans_start = 1; } if(packet_trans_done) { tcp_write(tpcb, RxBufferPtr[packet_index & 1], SEND_SIZE, 0); tcp_output(tpcb); // 切换缓冲区 packet_index++; XAxiDma_SimpleTransfer(&AxiDma, (u32)RxBufferPtr[packet_index & 1], PAKET_LENGTH, XAXIDMA_DEVICE_TO_DMA); } }

3.2 低延迟网络传输实现

LWIP协议栈优化策略：

内存池配置：调整PBUF_POOL_SIZE至16，PBUF_POOL_BUFSIZE至1526
TCP窗口调优：设置TCP_WND=8192，TCP_SND_BUF=16384
中断合并：启用ETH_DMAIT_RX_FIFOOVR中断抑制

// LWIP初始化关键参数 struct tcp_pcb *tpcb = tcp_new(); tcp_bind(tpcb, IP_ADDR_ANY, LOCAL_PORT); tcp_connect(tpcb, &server_ip, REMOTE_PORT, tcp_connected_callback); // 发送完成回调 static err_t tcp_sent_callback(void *arg, struct tcp_pcb *tpcb, u16_t len) { packet_trans_done = 1; return ERR_OK; }

4. 系统性能优化实战

4.1 时序收敛关键措施

通过Vivado时序分析发现系统存在以下瓶颈：

跨时钟域路径：ADC时钟(50MHz)到系统时钟(100MHz)
- 解决方案：采用异步FIFO，设置properly约束
PL到PS的数据路径：
- 优化方案：启用AXI DMA的Data Realignment Engine
- 约束命令：set_property CONFIG.C_INCLUDE_SG 0 [get_bd_cells axi_dma_0]

4.2 资源利用率优化

针对ZYNQ-7020的资源限制，我们采取以下策略：

模块	原始LUT	优化后	节省方法
触发逻辑	1243	872	状态机编码优化
数据调度器	856	512	时分复用通道控制器
DMA接口	342	342	使用硬核AXI DMA
时钟管理	215	98	采用MMCM替代PLL+BUFR组合

4.3 抗干扰设计要点

工业环境下的可靠性保障措施：

电源设计：
- 采用ADP5071为ADC提供±15V隔离电源
- 每个ADC通道增加π型滤波器
信号完整性：
- 触发信号采用LVDS传输
- 并行数据总线做等长处理(±50ps)
散热设计：
- 在PL运行高速逻辑区域添加散热垫
- 动态时钟缩放技术降低峰值功耗

5. 调试与性能实测

5.1 系统验证方法

我们构建了三级验证体系：

模块级验证：使用Vivado Simulator测试各Verilog模块
- 覆盖率要求：语句覆盖>95%，条件覆盖>90%

系统级验证：

# 自动化测试脚本示例 def test_trigger_delay(): for delay in [100, 500, 1000]: # ns set_trigger_delay(delay) capture = acquire_data() assert abs(calc_actual_delay(capture) - delay) < 10

现场测试：在电机控制柜旁进行72小时连续测试

5.2 实测性能数据

以下为实际测量结果：

测试项目	指标值	测试条件
触发抖动	±3ns	外部触发信号边沿
通道间偏斜	<5ns	同步触发模式下
网络传输稳定性	0丢包(24小时)	100Mbps网络，80%带宽占用
温度漂移	±0.01%/℃	-40℃~85℃环境