从DC到DCG：物理感知综合全流程实战指南
在28nm以下工艺节点，传统逻辑综合工具已难以应对复杂的物理效应。我们团队在最近一次5nm芯片项目中，由于初期忽视物理感知综合的约束设置，导致时序收敛多耗费三周时间。本文将分享从Design Compiler（DC）过渡到DC Topographical（DCT）和DC Graphical（DCG）的完整操作框架，特别针对DEF文件处理这一关键环节提供避坑方案。
1. 环境准备与工具升级
1.1 工具版本检查
物理感知综合要求特定版本的Synopsys工具链组合：
# 检查工具版本兼容性 dc_shell -topo -version | grep "Topographical Support" icc_shell -version | grep "DEF Export"推荐的最低版本组合：
| 工具名称 | 最低版本 | 关键特性 |
|---|---|---|
| Design Compiler | N-2018.09 | 完整DCG支持 |
| ICC2 | 2019.06 | 增强型DEF导出 |
| StarRC | Q-2019.12 | 精确寄生参数提取 |
1.2 工艺文件配置
在启动dc_shell-topo前，需确认工艺文件包含以下关键数据：
- 标准单元的物理轮廓信息（LEF）
- 金属层堆叠定义（tech LEF）
- 寄生参数查找表（TLU+）
注意：使用旧版Milkyway库时需运行convert_library工具进行格式转换
2. DEF文件处理全流程
2.1 从布局工具导出DEF
在ICC2中生成物理约束的典型命令序列：
# 导出预布局DEF export_def -floorplan -no_nets -no_pins current_design.def # 包含宏单元位置约束 export_def -placement -all_components hierarchical.def常见问题处理方案：
- 单元重叠警告：检查placement blockage设置
- 端口缺失：确认PG网络是否被误过滤
- 层次错误：使用-hierarchy_depth参数控制
2.2 DEF到物理约束转换
使用read_physical_constraints命令加载DEF时，建议添加以下控制参数：
read_physical_constraints -honor_keepout \ -auto_derive_keepout \ -apply_bound \ -verbose \ design.def关键参数解析：
-honor_keepout：保留布局中的禁止区域-auto_derive_keepout：自动推导单元间隔-apply_bound：继承芯片边界约束
3. DCG综合核心配置
3.1 compile_ultra关键参数
物理感知模式下必须设置的参数组合：
compile_ultra -spg \ -timing_high_effort \ -congestion \ -gate_clock \ -retime-spg选项的三种工作模式对比：
| 模式 | 命令参数 | 适用场景 | 运行时间 |
|---|---|---|---|
| Basic | -spg | 初期探索 | 1x |
| Medium | -spg -spg_placement | 中等精度需求 | 1.8x |
| High | -spg -spg_route | 签核前优化 | 3.5x |
3.2 拥塞控制策略
通过以下Tcl脚本实现动态拥塞优化：
set_congestion_options -max_util 0.85 \ -coordinate {x1 y1 x2 y2} \ -overflow 0.3 report_congestion -threshold 0.2 -by_layer4. 物理感知时序分析
4.1 寄生参数反标
与传统流程不同，DCG需要实时更新寄生参数：
read_parasitics -increment extracted.spef update_timing -full4.2 跨时钟域检查
物理位置信息使CDC分析更精确：
check_cdc -spg \ -clock_groups \ -report cdc.rpt典型问题修复流程：
- 识别物理距离过长的CDC路径
- 添加位置约束限制同步器分布
- 重新生成时钟树约束
5. 签核准备与交付物
5.1 物理一致性检查
运行签核前验证脚本：
verify_physical_constraints -check_all \ -report physical.rpt5.2 交付文件清单
必须包含的交付物：
- 带物理约束的网表（DDC格式）
- 时序约束（SDC 2.1版本）
- 物理层次信息（ILM文件）
- 功耗分析数据（SAIF+VCD）
在最近一次HPC芯片设计中，采用上述流程使迭代周期缩短40%。特别提醒：当遇到无法解释的时序违例时，优先检查DEF中的电源网络定义是否完整——这是我们用两周时间换来的经验教训。
