1. ARM926EJ-S TCM架构概述
紧密耦合存储器（Tightly-Coupled Memory, TCM）是ARM处理器中一种高性能、低延迟的存储解决方案。在ARM926EJ-S架构中，TCM通过专用接口直接与处理器内核相连，完全绕过总线仲裁和缓存子系统，为实时性要求高的应用场景提供确定性的访问延迟。
1.1 TCM的核心特性
ARM926EJ-S包含独立的指令TCM（ITCM）和数据TCM（DTCM），具有以下关键特性：
- 零等待状态访问：在理想配置下可实现单周期完成读写操作
- 双端口支持：允许处理器和DMA控制器并发访问（DTCM特有）
- 字节粒度控制：通过DRWBL[3:0]信号实现按字节写入
- 物理地址映射：通过CP15协处理器寄存器配置基地址和使能状态
注意：ITCM不支持处理器与DMA的同时访问，当CPU正在执行ITCM中的代码时，必须禁止DMA操作以避免冲突。
1.2 TCM接口信号分类
ARM926EJ-S的TCM接口信号可分为三大类：
时序关键信号（必须严格满足建立/保持时间）
| 信号组 | 包含信号 | 说明 |
|---|---|---|
| 地址总线 | DRADDR[17:0] | 字地址（低2位固定为0） |
| 片选控制 | DRCS | 高电平有效 |
| 写使能 | DRnRW | 1=读，0=写 |
非时序关键信号（可加入组合逻辑）
| 信号组 | 包含信号 | 说明 |
|---|---|---|
| 写数据 | DRWD[31:0] | 写入数据总线 |
| 字节使能 | DRWBL[3:0] | 按字节写使能 |
| 序列指示 | DRSEQ | 1=顺序访问 |
DMA专用信号
| 信号 | 方向 | 功能 |
|---|---|---|
| DRDMAEN | 输入 | DMA使能（高有效） |
| DRDMACS | 输入 | DMA片选信号 |
| DRDMAADDR | 输入 | DMA地址总线 |
2. TCM时序控制机制
2.1 零等待状态访问时序
当连接单周期SRAM时，典型读写时序如图5-3所示（参考ARM DDI 0198E）：
读操作流水线：
- T1周期：发出地址A的读请求（DRCS=1, DRnRW=1）
- T2周期：地址A数据出现在DRRD总线上，同时可发起新请求
写操作特点：
- 完全非流水线操作
- 地址、数据、控制信号在同一周期有效
- 字节写入由DRWBL[3:0]控制
// 典型TCM接口初始化代码示例 void init_dtcm(void) { unsigned int reg; // 读取CP15 c9寄存器 asm volatile("mrc p15, 0, %0, c9, c0, 1" : "=r"(reg)); // 设置DTCM基地址为0x10000000，使能DTCM reg = 0x10000000 | 0x01; asm volatile("mcr p15, 0, %0, c9, c0, 1" : : "r"(reg)); }2.2 多周期访问控制
当使用慢速存储器时，需通过DRWAIT信号插入等待周期：
等待状态生成规则：
- DRWAIT在请求周期采样（T1）
- 高电平表示下一数据周期需要等待
- 无活动访问时DRWAIT被忽略
典型应用场景：
- 非顺序访问插入1个等待周期
- DMA仲裁期间保持等待
- 存储器测试模式
实际设计建议：对于需要固定等待周期的存储器，可采用图5-7所示的简单状态机实现DRWAIT生成逻辑。
3. DMA访问实现机制
3.1 DMA接口工作原理
ARM926EJ-S通过专用信号实现DMA与处理器的无缝协作：
地址多路复用：
- 正常模式：DRADDR来自处理器内核
- DMA模式：DRADDR来自DRDMAADDR
- 切换由DRDMAEN控制
冲突处理策略：
- DTCM支持并发访问（通过独立端口）
- 当处理器与DMA竞争时：
- 首先完成当前处理器访问
- 通过DRWAIT暂停处理器
- 执行DMA传输
- 恢复处理器访问
3.2 典型DMA时序分析
参考图5-5的DMA交互时序：
T1周期：
- 处理器空闲（DRIDLE=1）
- DRDMAEN有效，DMA获得控制权
T2-T3周期：
- 处理器发起连续访问（B, B+1）
- DRSEQ指示顺序访问
T4周期：
- DMA再次请求（DRDMAEN=1）
- 处理器访问B+2被暂停
T5-T6周期：
- DMA释放总线
- 处理器继续B+2访问（DRSEQ复位）
3.3 DMA实现注意事项
ITCM限制：
- 不支持并发访问
- DMA期间必须确保CPU不执行ITCM代码
- 建议通过CP15禁用ITCM或切换执行区域
信号完整性：
- DRDMAEN到DRCS的传播延迟必须<10%时钟周期
- 建议采用同步寄存器处理跨时钟域信号
异常处理：
- DMA期间发生异常时：
- 完成当前DMA传输
- 保存处理器上下文
- 异常返回后恢复DMA
- DMA期间发生异常时：
4. TCM硬件实现方案
4.1 存储器选型指南
理想SRAM特性要求：
- 同步接口（所有时序基于时钟上升沿）
- 内置字节写使能（BW[3:0]）
- 访问时间<50%时钟周期
- 持续有效的数据输出（无三态）
典型配置对比：
| 参数 | 单块32位RAM | 4块8位RAM |
|---|---|---|
| 面积 | 较小 | 增大15-20% |
| 功耗 | 较低 | 较高 |
| 灵活性 | 依赖厂商 | 可混合工艺 |
| 时序 | 更简单 | 需平衡各bank时序 |
4.2 字节写实现方案
当使用不支持字节写的RAM时，可采用图5-13的bank方案：
连接规则：
每个字节bank独立连接：
- Bank0：DRWBL[0], DRWD[7:0], DRRD[7:0]
- Bank1：DRWBL[1], DRWD[15:8], DRRD[15:8]
- 以此类推
地址总线共享：
- 所有bank共用DRADDR[17:2]
- 片选信号并联
端序处理：
- 小端模式：DRWBL[0]对应数据最低字节
- 大端模式：DRWBL[3]对应数据最低字节
4.3 多bank扩展设计
当需要更大容量时，可采用多bank设计：
速度优化方案（图5-15）：
- 所有bank始终使能
- 用地址高位生成写使能：
assign WE_bank0 = ~DRADDR[14] & DRnRW; assign WE_bank1 = DRADDR[14] & DRnRW;
功耗优化方案（图5-14）：
- 按需使能各bank
- 片选逻辑示例：
assign CS_bank0 = ~DRADDR[14] & DRCS; assign CS_bank1 = DRADDR[14] & DRCS;
5. 高级应用与调试
5.1 电源管理策略
利用DRIDLE信号实现动态功耗控制：
时钟门控：
- 当DRIDLE=1时停止TCM时钟
- 需确保时钟使能信号满足建立/保持时间
电源关断：
- 仅在确认TCM不再使用时实施
- 重新上电后需初始化存储器内容
5.2 测试接口设计
图5-19所示的BIST集成方案：
关键设计要点：
- 复用DMA接口作为测试访问通道
- HRESETn低电平时进行存储器测试
- 独立BIST控制器时钟域
信号连接：
- BISTEN连接DRDMAEN
- BISTADDR连接DRDMAADDR
- BISTCS替代DRDMACS
5.3 常见问题排查
问题1：DMA传输数据损坏
- 检查DRDMAEN与DRDMACS的同步性
- 验证地址总线多路复用器的传播延迟
- 确认DMA期间DRWAIT正确断言
问题2：零等待状态访问不稳定
- 测量SRAM的tSU/tH相对于时钟边沿
- 检查PCB走线等长（地址/控制信号<50ps skew）
- 考虑在DRADDR路径插入寄存器
问题3：ITCM执行异常
- 确认DMA期间未执行ITCM代码
- 检查CP15的ITCM区域寄存器配置
- 验证异常向量表未映射到ITCM区域
6. 性能优化技巧
地址流水线：
- 对慢速存储器预取下一地址
- 利用DRSEQ信号预测顺序访问
写缓冲利用：
- 最多缓冲2个未完成写操作
- 使用
MCR p15, 0, Rd, c7, c10, 4指令排空缓冲
DMA调度建议：
- 在处理器访问间隙执行大块传输
- 监控DRIDLE信号判断空闲窗口
- 优先使用32字节对齐的突发传输
在实际项目中，我们曾通过优化DMA传输粒度将系统吞吐量提升40%。具体做法是：将传统的单次传输改为8字突发传输，同时利用ARM926EJ-S的写缓冲机制，使得DMA传输期间处理器的性能影响降低到15%以下。关键点在于精确计算DMA传输窗口，确保不影响实时任务的关键路径。
