Verilog状态机实战：手把手教你写一个能判断任意二进制数能否被3整除的模三检测器（附完整代码与仿真）-编程实验室

Verilog状态机实战：从理论到实现的模三检测器设计指南

在数字逻辑设计的教学与面试中，状态机设计始终是考察工程师基本功的核心环节。模三检测器作为一个经典案例，不仅能检验设计者对有限状态机(FSM)的理解深度，更能体现工程实践中需求分析、架构选择和验证落地的完整思维链条。本文将跳出传统解题式教学，带你从数学原理推导开始，逐步构建一个工业级可用的Verilog实现方案。

1. 数学原理与状态定义

模三检测器的本质是判断一个二进制序列所表示的数值能否被3整除。理解其数学基础是设计高效状态机的关键。对于任意二进制数，其数值可表示为：

N = d0 × 2^0 + d1 × 2^1 + ... + dn × 2^n

根据模运算性质，我们可以推导出递推关系：

N mod 3 = (prev_mod × 2 + current_bit) mod 3

这个递推式揭示了状态机的核心逻辑——当前状态（prev_mod）与新输入（current_bit）共同决定下一个状态。由此自然得出需要三个有效状态来表示余数0、1、2，加上初始IDLE状态，共需四个状态。

状态编码方案对比：

编码类型	状态表示	优势	缺点
二进制	00,01,10,11	逻辑门少	状态跳转复杂
One-hot	0001,0010,0100,1000	译码简单	占用更多触发器
Gray码	00,01,11,10	减少毛刺	设计复杂度高

提示：在FPGA设计中，One-hot编码通常能获得更好的时序性能，而ASIC设计则更倾向二进制编码以节省面积。

2. 状态机架构选择：Mealy vs Moore

模三检测器可以采用两种经典状态机模型实现，各有其适用场景：

Mealy型实现特点

输出取决于当前状态和输入
响应速度快（同一周期内输出）
可能产生毛刺
代码示例关键部分：

always @(*) begin case(state) IDLE: nstate = data ? S1 : S0; S0: begin nstate = data ? S1 : S0; test = (data == 0); end // 其他状态转移... endcase end

Moore型实现特点

输出仅取决于当前状态
输出稳定（时钟边沿后生效）
需要更多状态
更适合流水线设计

选择建议：

面试手撕代码：优先Mealy型，代码更简洁
实际工程项目：根据时序要求选择，高频场景推荐Moore型

3. RTL实现与优化技巧

基于Mealy模型的完整实现方案：

module mod3_checker ( input wire clk, input wire rst_n, input wire data, output reg result ); typedef enum logic [1:0] { IDLE = 2'b00, REM0 = 2'b01, // 余数0 REM1 = 2'b10, // 余数1 REM2 = 2'b11 // 余数2 } state_t; state_t current_state, next_state; // 状态转移逻辑 always @(*) begin case(current_state) IDLE: next_state = data ? REM1 : REM0; REM0: next_state = data ? REM1 : REM0; REM1: next_state = data ? REM0 : REM2; REM2: next_state = data ? REM2 : REM1; default: next_state = IDLE; endcase end // 输出逻辑 always @(*) begin result = (current_state == REM0) && (data == 0); end // 状态寄存器 always @(posedge clk or negedge rst_n) begin if (!rst_n) begin current_state <= IDLE; end else begin current_state <= next_state; end end endmodule

关键优化点：

使用typedef定义状态类型，增强代码可读性
分离组合逻辑与时序逻辑，符合RTL设计规范
输出逻辑明确无歧义，避免组合环路

4. 验证策略与Testbench设计

完备的验证环境是数字设计的生命线。针对模三检测器，我们需要构建能覆盖以下场景的测试用例：

基础功能测试：
- 连续输入"110"（6，可被3整除）
- 连续输入"1001"（9，可被3整除）
- 输入质数序列如"1011"（11，不可整除）
边界条件测试：
- 全0序列
- 全1序列
- 单bit输入
随机激励测试：

`timescale 1ns/1ps module tb_mod3_checker(); reg clk, rst_n, data; wire result; mod3_checker dut (.*); // 时钟生成 always #5 clk = ~clk; // 复位生成 initial begin clk = 0; rst_n = 0; #20 rst_n = 1; end // 定向测试用例 task test_case(input bit [7:0] pattern); begin $display("Testing pattern %b", pattern); for (int i = 0; i < 8; i++) begin data = pattern[7-i]; // MSB first @(posedge clk); end end endtask // 随机测试 initial begin #30; repeat(50) begin data = $urandom_range(0,1); @(posedge clk); end // 定向测试 test_case(8'b11000000); // 6 test_case(8'b10010000); // 9 test_case(8'b10100000); // 10 $finish; end // 自动检查 always @(posedge clk) begin static bit [7:0] shift_reg; shift_reg = {shift_reg[6:0], data}; if (shift_reg % 3 == 0 && !result) $error("False negative at time %t", $time); else if (shift_reg % 3 != 0 && result) $error("False positive at time %t", $time); end endmodule

验证要点：

采用任务(task)封装测试用例，提高复用性
结合定向测试和随机测试
实现自动结果检查机制
建议使用VCS或ModelSim进行功能覆盖率收集

5. 工程实践中的常见问题

在实际项目应用中，模三检测器设计可能遇到以下典型问题：

时序违例处理：

添加流水线寄存器平衡关键路径
状态编码优化减少组合逻辑层级
使用multi-cycle path约束

面积优化技巧：

// 面积优化版状态计算 assign next_state[0] = (current_state[1] ^ current_state[0]) & data; assign next_state[1] = current_state[0] & ~data;

功耗考虑：

门控时钟应用
状态寄存器按需更新
使用clock gating integrated cell (CGIC)

形式验证要点：

建立等价性检查约束
验证状态覆盖完整性
确认输出无X态传播

6. 扩展应用与变体设计

掌握基础模三检测器后，可以延伸至更复杂场景：

并行检测架构：
- 处理8bit/16bit并行输入
- 流水线化设计实现高吞吐
参数化设计：

module generic_mod_checker #( parameter DIVISOR = 3 )( input wire clk, input wire rst_n, input wire data, output wire result ); // 使用generate根据DIVISOR生成不同状态机 endmodule